[한글번역] LASER-INDUCED SINGLE EVENT EFFECTS, TOTAL-IONIZING- DOSE EFFECTS, AND LOW-FREQUENCY NOISE IN ADVANCED FINFETS

LI-DISSERTATION-2022.pdf

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KAN LI

Dissertation Submitted to the Faculty of the Graduate School of Vanderbilt University in partial fulfillment of the requirements for the degree of DOCTOR OF PHILOSOPHY in Interdisciplinary Materials Science June 30, 2022 Nashville, Tennessee

Approved: Ronald D. Schrimpf, Ph.D. Daniel M. Fleetwood, Ph.D. Robert A. Reed, Ph.D. Enxia Zhang, Ph.D. Sokrates T. Pantelides, Ph.D. Greg Walker, Ph.D

 

 

 

 

 

CHAPTER 1

Introduction

비용 절감, 성능 향상, 효율 증대를 목표로 집적회로(IC) 산업은 지난 수십 년간 무어의 법칙을 따라 놀라운 발전을 이루어왔으며, 무어의 법칙은 고밀도 집적회로 내 트랜지스터 수가 대략 18개월마다 두 배로 증가한다고 설명한다【19–22】. 따라서 무어의 법칙을 지속하기 위한 핵심은 단일 트랜지스터의 스케일링이며, 이는 MOSFET의 소재 및 구조에 있어 여러 중요한 혁신을 필요로 한다.

구체적으로는, 90nm 기술에서는 전자 및 정공의 이동도를 높이기 위해 스트레인 엔지니어링이 도입되었으며, 45nm 노드에서는 게이트 누설 전류를 줄이고 폴리실리콘 고갈 현상을 제거하기 위해 메탈 게이트 및 하이-k 게이트 스택이 적용되었다【23–25】. 채널 길이 스케일링이 30nm 이하 영역에 진입하면서, 멀티 게이트 디바이스 구조의 우수한 전기적 제어 능력은 이후 세대의 CMOS 기술 노드에서 선호되는 선택이 된다.

 

Figure 1.1: Non-planar transistor pathway and illustration of the development in architecture, channel materials and the corresponding fabrication technologies (Source: Ars Technica UK, July, 2016)

 

멀티 게이트 구조 중에서 FinFET는 자체 정렬된 멀티 게이트 구조, 기존 평면 CMOS 공정과의 높은 호환성, 짧은 채널 효과의 억제【27–29】, 그리고 현재 제조 기술에서 게이트-올-어라운드(GAA) FET보다 넓은 응용 가능성으로 인해 매우 유망한 구조이다. 그림 1.1은 비평면형 트랜지스터 구조의 발전 경로를 보여주며, 고도로 축소된 치수와/또는 실리콘을 대체할 수 있는 유망한 채널 소재를 갖춘 고급 FinFET가 사용될 수 있음을 나타낸다.

이러한 고급 FinFET를 우주나 고방사선 환경에서 사용하는 것은 매우 중요한 주제이자 인류에게 중대한 관심사이다. 은하 우주선(GCR), 태양 활동, 지구 복사대에 갇힌 입자 등에서 유래한 자연 우주 방사선 환경은 전자 장치, 회로, 시스템의 성능을 일시적 또는 영구적으로 저하시킬 수 있다. 이러한 방사선 유도 효과는 일반적으로 세 가지 유형으로 분류된다: 단일 사건 효과(SEE), 총 이온화 선량(TID) 효과, 변위 손상(DD)이다. SEE는 고에너지 입자가 반도체 장치의 민감한 영역을 통과할 때 발생하며, 이 에너지는 쿨롱 산란을 통해 전자-정공 쌍을 생성하는 데 사용된다. TID 효과는 이온화 방사선에 장시간 노출됨으로써 누적되는 손상으로, 전자 장치의 활성 영역 근처에서 산화물/계면 전하가 형성되어 게이트 및 필드 산화물에 장기적인 열화를 유발할 수 있다. DD는 비이온화 과정에서 발생하며, 고에너지 입자가 반도체에 충돌하여 원자를 원래의 격자 위치에서 밀어내어 공공(vacancy)과 간극 원자(interstitial)를 생성함으로써 발생한다.

전자 장치 및 IC의 발전과 함께 또 하나의 큰 우려는 유전체 내부 및 채널-유전체 계면에서의 결함 생성이다. 이는 전기적 성능, 신뢰성, 방사선 내성을 제한할 수 있기 때문이다. 지난 30년간의 많은 연구 결과에 따르면, 전자 장치에서 저주파 잡음(1/f 잡음)의 가장 중요한 원인은 유전체 내 결함과의 열적으로 활성화된 캐리어 상호작용이다. 따라서 저주파 잡음 측정은 다양한 반도체 장치에서 결함 밀도, 에너지 분포, 미세 구조에 대한 깊은 통찰을 제공하는 데 활용된다【37–41】. 예를 들어, MOS 장치에서 저주파 잡음을 유발하는 결함은 주파수, 온도, 전압에 따라 달라지므로, 1/f 잡음의 주파수 및 온도 의존성은 Dutta-Horn 모델을 통해 결함의 에너지를 추정하는 데 사용되며, 게이트 전압 의존성은 반도체 및/또는 절연체 밴드갭의 다양한 영역에서 결함 밀도를 평가하는 데 도움이 된다【42–44】. 전자 장치에서의 일반적인 저주파 잡음 스펙트럼은 잡음 크기가 주파수에 반비례하는 형태(약 0.01 Hz ~ 10 kHz)를 보인다. 그러나 장치의 유전체 내에 하나의 뚜렷한 결함이 존재할 경우, 이 형태가 교란되어 주파수 영역에서는 로렌츠 곡선 형태의 잡음 스펙트럼으로, 시간 영역에서는 두 개 이상의 전류 레벨 간의 급격한 스위칭 이벤트로 나타난다. 이러한 잡음 반응은 랜덤 텔레그래프 잡음(RTN)이라 불린다.

전자 장치 개발에서 앞서 언급한 중요한 우려 사항들을 고려할 때, 본 연구의 목적은 고도로 축소된 핀 너비(10nm 이하)를 갖는 고급 FinFET에서 단일 사건 효과와 총 이온화 선량 효과라는 두 가지 주요 방사선 영향을 조사하는 것이다. 이들 FinFET는 향상된 전기적 특성을 가진 대체 채널 소재를 갖추었거나 성능 향상을 위한 혁신적인 구조로 통합되어 있다. 또한, 본 연구의 일부에서는 해당 유전체 내 결함에 대한 심층적인 이해를 제공하기 위해 저주파 잡음도 함께 탐구하였다.

이 논문에서 주목하는 첫 번째 고급 FinFET 유형은 핀 너비가 10nm 이하인 InGaAs FinFET이다. MOSFET의 크기가 축소됨에 따라, 논리 칩에서 발생하는 전력 밀도가 약 100 W/cm²에 도달하면서 전력 제약이 점점 더 큰 제한 요소가 되고 있다. 따라서 전력 밀도의 증가는 포장 및 냉각 비용의 증가와 밀접하게 연관되며, 이는 대부분의 응용 분야에서 이러한 칩을 비현실적으로 만든다. 반면, 크기 축소와 함께 동작 전압을 낮추면 스위칭 속도가 저하될 수 있다.

우수한 전자 이동 특성을 가진 III-V 화합물 반도체(GaAs, InGaAs, InAs 등)는 지속적인 스케일링에 대한 유망한 해결책을 제공한다. 그림 1.2 (a)와 (b)는 다양한 III-V 화합물 반도체의 저장 전계 캐리어 이동도와 전자 주입 속도를 보여준다. InGaAs의 전자 이동도는 동일한 시트 전하 밀도에서 실리콘보다 10배 이상 높으며, 주입 속도 또한 실리콘 MOSFET보다 두 배 이상 높고, 전압은 절반 이하이다.

전자 주입 속도는 포화 영역에서의 nMOS 트랜지스터에서 중요한 역할을 하며, I_ON은 시트 전자 농도와 전자 주입 속도의 곱으로 결정된다. 또한, 10nm 이하 기술에서는 트랜지스터가 준-볼리스틱(quasi-ballistic) 영역에서 동작하며, 이때 전자가 소스에서 드레인으로 이동할 때 산란 현상이 거의 발생하지 않는다.

드라이브 전류 I_ON은 다음과 같이 표현된다:

I_ON ∝ v_injQ_i ≈ v_injC_i(V_gs − V_t)       (1.1)

여기서 Q_i는 반전층 전하, C_i는 게이트 유전체의 정전용량, V_gs − V_t는 게이트 오버드라이브 전압을 의미한다. 이러한 특성들 덕분에 InGaAs는 향후 CMOS 기술 세대에서 유망한 nMOS 채널 소재로 평가되며, InGaAs FinFET는 앞서 언급한 평면 구조 대비 FinFET의 장점도 함께 갖추고 있어 중요하다.

일반적으로 InGaAs FinFET는 격자 불일치를 줄이기 위해 InP와 같은 III-V 기판 위에 제작되거나, 기존 CMOS 기술과의 호환성을 위해 실리콘 위에 제작된다.【49–51]

Figure 1.2: (a) Electron and hole mobility of group III-V compound semiconductors. Electron mobility is marked red and hole mobility is in blue. The arrow indicates the increase of biaxial compressive strain. (b) Electron injection velocity in III-V compound semiconductors [1]

 

이 연구에서 탐구한 두 번째 유형의 고급 FinFET는 활성 영역 근처에 실리콘 관통 전극(TSV)을 통합한 벌크 실리콘 FinFET이다. 무어의 법칙을 지속시키기 위해 새로운 채널 소재와 뛰어난 소자 구조가 도입되어 산화막 두께, 접합 깊이, 소모 영역 폭의 물리적 한계를 극복하고자 하지만, 이러한 최첨단 통합 및 소자 옵션의 핵심 과제는 제조상의 장애물 증가와 다양한 설계가 평면 구조와 호환되지 않는다는 점이다.

또한, 지속적으로 확장되고 요구가 증가하는 전자 시장은 기존 2차원(2D) IC의 한계를 부각시키고 있다. 2D IC는 배치 설계 선택이 제한적일 뿐만 아니라 디지털, 아날로그, RF 신호 및 SOI, SiGe, 이종접합 바이폴라 트랜지스터, GaAs 등의 기술 통합에도 적합하지 않다. 이러한 문제에 대한 유망한 해결책으로 3D IC 기술이 주목받고 있으며, 스케일링이 지속되지 않더라도 각 트랜지스터가 더 많은 인접 트랜지스터에 접근할 수 있게 하고, 회로 기능 블록의 대역폭을 증가시킬 수 있다. 보고에 따르면 2D IC에 비해 3D IC는 배선 효율이 약 15% 향상되고, 전체 활성 전력이 10% 이상 감소하며, 잡음이 줄고 신호 무결성이 향상되며 트랜지스터 집적 밀도가 증가하는 것으로 나타났다.

3D 패키징에는 적층 방식에 따라 여러 유형이 있으며, 칩 내 기능층을 층별로 구축하는 온칩 3D 통합, 다이 간 또는 패키지 간 적층, TSV 통합 기술을 포함한 3D IC 등이 있다. 전통적인 와이어 본딩 기술은 성숙도와 특성은 우수하지만, 3D 칩 간 연결에서는 한계를 보인다. 장치 주변부 간의 긴 연결은 I/O 밀도를 와이어 본더의 해상도에 의해 제한하며, 수직 및 수평 방향 모두에서 와이어 본딩을 수용하기 위한 부피 증가가 필요하다.

반면 TSV는 서로 다른 칩 간 직접 연결을 통해 훨씬 짧은 연결 길이를 제공하며, 와이어 본딩의 필요성을 최소화하고 칩 내 정보 흐름 거리를 최대 1000배까지 줄일 수 있다. TSV는 높은 밀도와 높은 종횡비의 연결을 특징으로 하며, 실리콘 내에서 다중 칩 시스템을 완전히 통합하고 와이어 본딩 외에도 대규모 추가 경로와 채널을 가능하게 한다.

응용 분야에 따라 수직 TSV 통합 기술은 두 가지 유형으로 분류되며, 그림 1.3에 나타난 바와 같이 via-first TSV와 via-last TSV가 있다. 전자는 직경이 일반적으로 120μm 범위의 직경을 가진다.

 

Figure 1.3: Via-first and Via-last TSVs with face-to-back bonding [2]

 

이 연구는 다음과 같이 구성되어 있다.
제2장에서는 단일 사건 효과(SEE), 총 이온화 선량(TID) 효과, 저주파 잡음 등 관련 주제에 대한 간략한 배경 정보를 제공한다. SEE의 기본적인 전하 수집 메커니즘과 함께 실험에서 관찰된 두 가지 주요 효과인 션트 효과와 기생 바이폴라 효과를 설명한다. 펄스 레이저에 의해 유도된 SEE는 단일 광자 흡수(SPA)와 이중 광자 흡수(TPA)에 대한 간결한 설명을 통해 특히 강조된다. TID 효과의 물리적 과정은 산화물 및 계면 트랩의 형성과 그 영향에 대해 상세히 검토된다. 또한 1/f 잡음의 기원과 온도 의존성을 다루며, 주파수 및 온도 의존성을 연관시켜 결함의 유효 에너지 분포를 추정할 수 있게 해주는 Dutta-Horn 모델을 중심으로 설명한다.

제3장에서는 InP 기판 위에 핀 너비가 10nm 이하인 고급 InGaAs FinFET에 대해 펄스 레이저 조사 실험을 통해 단일 사건 과도 응답(SET)과 전하 수집 메커니즘을 조사한다. 조사 위치, 핀 너비, Vds, Vgs에 따른 SET의 의존성을 분석하며, 양자 우물 구조가 InGaAs 채널층 내에서 전하 수집을 종방향 및 횡방향으로 제한함을 보여준다. 기존 연구 결과와 일치하게, 핀이 넓은 장치에서 더 높은 피크 전류와 더 많은 전하 수집이 관찰되며, TCAD 시뮬레이션을 통해 이 현상을 설명한다. 또한 기판층에서 전자와 정공의 이동도 차이로 인해 기판에 남은 정공이 채널 전위를 변화시켜 기생 바이폴라 효과를 유도하며, 이는 전하 수집을 증가시키는 요인이 된다. 이 효과 역시 다양한 핀 너비를 가진 장치에 대해 TCAD 시뮬레이션으로 설명된다.

제4장에서는 SiO₂/HfO₂ 게이트 유전체를 갖는 고급 벌크 nMOS 및 pMOS Si FinFET에서 TSV 통합이 TID 효과와 저주파 잡음에 미치는 영향을 실온에서 분석한다. TSV 통합은 문턱 전압 변화, 서브스레숄 스윙 열화, Ion/Ioff 비율에 거의 영향을 미치지 않는다. TID에 의해 필드 산화물 내에 방사선 유도 트랩이 생성되면서 오프 상태 누설 전류가 증가하며, 그 정도는 해당 산화물 영역의 전기장에 따라 달라진다. 각 장치 유형에 대해 TID 조사 전후에 유사한 저주파 잡음 크기와 주파수 의존성이 관찰되며, 이는 TSV 통합이 1/f 잡음에 미치는 영향이 미미함을 나타낸다.

제5장에서는 동일 칩 상의 nMOS 및 pMOS 장치에서 SiO₂/HfO₂ 유전체 내 결함 밀도, 에너지, 미세 구조를 한 단계 더 깊이 탐구한다. 이는 온도 및 게이트 전압에 따른 1/f 잡음 측정을 통해 이루어지며, 이전 연구에서는 유효 경계 트랩 밀도가 밴드갭 중앙에서 관련 밴드(예: nMOS의 전도대, pMOS의 가전자대)로 갈수록 반대 경향을 보이는 것으로 나타났다. 측정된 온도 범위(80K~330K) 내에서, 온도가 증가함에 따라 nMOS 트랜지스터의 정규화된 잡음은 급격히 감소하고, pMOS 트랜지스터에서는 서서히 증가하는 경향을 보인다. 특정 온도에서 추출된 1/f 잡음의 게이트 전압 의존성을 분석함으로써, 온도 및 게이트 전압 의존성 간의 상관관계는 에너지 의존적 트랩 밀도 관점에서 정성적으로 설명되며, 이는 대형 평면 MOS 장치의 결론과 일치한다. 두 장치 모두에서 조사 전후의 유사한 온도 의존성 결과는 해당 장치의 우수한 방사선 내성을 입증한다.

제6장에서는 본 논문의 결론을 요약한다.

 

CHAPTER 2

Background

2.1 Single Event Effects

2.1.1 Charge deposition

고에너지 입자(양성자, 중성자, 전자, 중이온 등)가 반도체 장치의 민감한 영역을 통과할 때, 이들이 잃는 에너지는 쿨롱 산란을 통해 전자-정공 쌍을 생성하게 된다. 이러한 결과로 발생하는 장치 내 영향은 단일 사건 효과(Single Event Effects, SEEs)라고 불린다.

입자가 단위 경로를 따라 잃는 에너지는 선형 에너지 전달(Linear Energy Transfer, LET)로 표현되며, 다음과 같은 식으로 정의된다 [58]:

LET = − (1/ρ) · (dE/dx)  (MeV·cm²/mg)  (2.1)

여기서 ρ는 대상 물질의 밀도이다. 실리콘에서 LET 값이 97 MeV·cm²/mg일 경우, 이는 1pC/μm의 전하 축적에 해당한다. 평균 LET는 입사 입자의 에너지가 감소함에 따라 처음에는 증가하고 이후 감소하는 경향을 보이며, LET가 최대가 되는 지점을 브래그 피크(Bragg peak)라고 한다 [59]. 브래그 피크의 위치와 크기는 물질에 따라 다르며, 일반적으로 동일한 에너지를 가진 두 이온(원자번호 Z₁ > 원자번호 Z₂)이 동일한 물질에 입사할 경우, Z₁의 LET가 Z₂보다 크다. 입사 입자가 대상 물질 내에서 이동하는 거리는 입자의 범위(range)라고 정의되며, 입자의 에너지가 낮아질수록 평균 범위는 감소한다. 일반적으로 브래그 피크 근처의 에너지를 가진 입자는 이동 범위가 제한적이다 [60].

쿨롱 산란 외에도, 광자 흡수는 반도체 물질 내에서 추가 전하를 유도하는 또 다른 효율적인 방법이다. 특히, 다양한 파장의 레이저가 반도체 장치의 민감한 영역을 조사하는 데 사용되며, 이때 광자는 물질의 원자가 밴드에 있는 전자에게 에너지를 전달하여 전도 밴드로 여기시켜 전자-정공 쌍을 형성하게 된다. 이러한 여기 메커니즘에 따라 이 방법은 단일 광자 흡수(Single-Photon Absorption, SPA) 또는 이중 광자 흡수(Two-Photon Absorption, TPA)로 분류된다. 그림 2.1 (a)와 (b)는 원자가 밴드에서 전도 밴드로 전자를 여기시키는 SPA 및 TPA 과정을 보여준다.

Figure 2.1: Energy band diagram for illustrating the process of (a) SPA, and (b) TPA. hν is the energy of the incident photon.

 

SPA(Single-Photon Absorption)는 광자의 에너지가 밴드갭보다 클 때 발생하며, 흡수된 각 광자는 하나의 전자-정공 쌍을 생성할 수 있다. 이 과정은 비어의 법칙(Beer’s law)에 의해 설명되며, 이 법칙은 물질을 통과하는 빛의 세기가 물질 내부로 들어갈수록 선형 흡수 계수 α에 의해 지수적으로 감소한다고 주장한다 [61].

I(z) = I₀exp(−αz)  (2.2)

여기서 I₀는 입사 광의 세기이며, z는 레이저의 침투 깊이를 의미한다. 그림 2.2는 실리콘에 대해 파장에 따른 흡수 계수를 보여준다 [3]. 여기서 주목할 점은, 중이온과 달리 레이저 빛은 금속을 통과할 수 없다는 것이다. 따라서 반도체 장치는 일반적으로 금속 접촉부에서의 반사를 피하기 위해 뒷면에서 조사된다.

Figure 2.2: Room temperature absorption spectrum of silicon in the visible and near-infrared region of the spectrum illustrating the common laser wavelengths used for above-bandgap single-event effects measurements and also that for the subbandgap experiment [3]

 

반면, TPA(Two-Photon Absorption)는 밴드갭보다 낮은 에너지를 가진 두 개의 광자가 동시에 흡수되어 전자-정공 쌍을 생성할 때 발생한다 [3]. 따라서 TPA는 입사 레이저의 세기에 매우 의존적이며, 초점이 맞춰진 영역에서만 추가적인 캐리어가 생성될 수 있어 SEE(Single Event Effects)의 공간적 프로파일링이 가능하게 된다.

이 두 가지 광자 생성 방식(SPA와 TPA)을 고려할 때, 반도체 물질 내에서의 빛의 전파와 전하 축적은 다음과 같은 방정식들로 설명될 수 있다 [62], [63]:

dI(r,z)/dz = −αI(r,z) − β₂I²(r,z) − σₑₓN·I(r,z)       (2.3)
dΦ(r,z)/dz = β₁I(r,z) − γ₁N(r,z)                          (2.4)
dN(r,z)/dz = αI(r,z)/ℏω + β₂I²(r,z)/(2ℏω)        (2.5)

여기서 I는 레이저 세기, N은 자유 캐리어 밀도, α는 단일 광자 흡수 계수, β₂는 이중 광자 흡수 계수, σₑₓ는 생성된 자유 캐리어의 흡수율, Φ는 위상, γ₁는 자유 캐리어에 의한 굴절을 나타내며, z는 물질 내 깊이를 의미한다.

본 연구에서는 중이온 대신 펄스 레이저 방식을 적용하여 InGaAs FinFET에서의 SEE를 조사하였다. 이는 중이온 SEE 테스트에 비해 펄스 레이저 소스가 접근성이 높고, 비용이 저렴하며, 비파괴적이고 시간적·공간적 정보를 제공할 수 있어 SEE의 원인 메커니즘을 이해하는 데 매우 유용하기 때문이다.

 

2.1.2 Charge collection mechanism

장치에서 발생하는 고장 유형 측면에서, SEE(Single Event Effects)는 파괴적 효과와 비파괴적 효과로 분류될 수 있다. 파괴적 효과에는 다음과 같은 유형이 포함된다: 기생 pnpn 접합이 트리거되어 전원과 접지 사이에 저항이 낮은 경로가 형성되는 단일 사건 래치업(SEL); 고에너지 입자의 단일 충돌로 인해 장치 내에 국소적인 고전류 상태가 유도되어 치명적인 고장을 초래하는 단일 사건 번아웃(SEB); 게이트 산화막 내에 도전 경로가 생성되는 단일 사건 게이트 파열(SEGR) 등이 있다 [64].

비파괴적 SEE는 소프트 에러라고도 하며, 메모리 셀의 상태가 반전되는 단일 사건 업셋(SEU)을 포함한다. 이는 앞서 언급한 파괴적 고장 유형과 달리 복구가 가능하다. 이러한 모든 고장의 근본적인 원인은 장치가 견딜 수 있는 임계값을 초과하는 단일 사건 과도 응답(SET)의 생성이다.

전자 장치에서 가장 민감한 영역은 역바이어스된 p-n 접합이며, 이 영역의 소모층에는 높은 전기장이 존재한다. 그림 2.3은 고에너지 이온에 의해 유도된 SET와 역바이어스된 p-n 접합에서의 드리프트 및 확산에 의한 전하 수집 과정을 보여준다 [4].

Figure 2.3: (A)Charge generation and collection processes in a reverse biased pn junction and (B) the resultant current transient caused by the passage of a high-energy ion [4]

 

전자-정공 쌍은 고에너지 이온의 경로를 따라 최초로 생성된다(a). 이후 높은 전기장으로 인해 소모 영역(depletion region) 내의 캐리어들이 드리프트(drift)를 통해 빠르게 수집되며, 피코초 수준의 지속 시간을 갖는 큰 전류 과도 응답 Idrift가 발생한다. 이때 소모 전위의 왜곡이 관찰되며, 이는 기판 농도, 바이어스 전압, 입자 에너지의 함수로 결정된다(b) [65].

드리프트 수집 이후에는 소모 영역 주변의 캐리어 확산(diffusion)이 캐리어 수집 과정을 지배하게 되며, 이 과정은 수백 나노초에 이르는 비교적 긴 시간이 소요된다(c). 일반적으로 사건이 소모 영역에서 멀리 떨어진 곳에서 발생할수록 수집되는 전하의 양은 줄어든다. 그림 2.3 (B)는 대표적인 전류 과도 펄스를 보여주며, 빠른 드리프트 성분과 느린 확산 성분이 함께 나타난다.

 

2.1.3 Shunt effects

무어의 법칙과 함께 전자 장치의 크기가 지속적으로 축소되면서, 하나의 이온 궤적이나 레이저 빔에 의해 장치 내의 여러 접합이 동시에 영향을 받을 수 있는 수준에 도달하였다. 이 경우 각 접합의 전하 수집을 개별적으로 다룰 수 없게 된다. 생성된 캐리어의 높은 밀도로 인해 이러한 접합들 사이에 일시적인 도전 경로가 형성되며, 이 현상을 “션트 효과(shunt effect)”라고 한다 [5].

그림 2.4는 N⁺-P-N-N⁺ 구조를 통과하는 이온 궤적을 보여준다. 충돌 이온화로 인해 형성된 고도전성 오믹(ohmic) 유사 영역이 두 개의 고농도 도핑된 N⁺ 층을 연결한다. 오늘날의 고급 반도체 장치에서는 소형화된 구조로 인해 션트 효과가 발생할 가능성이 더욱 높아진다. 예를 들어, 채널 길이가 점점 짧아짐에 따라 소스-채널 접합과 드레인-채널 접합이 쉽게 연결되어 소스-드레인 과도 전류가 형성될 수 있다 [15], [14], [66–71].

 

Figure 2.4: Illustration of ion track shunt effect in two-junction experimental structure [5]

 

2.1.4 Bipolar amplification effect

반도체 장치에서 SEE(Single Event Effect) 전하 수집의 바이폴라 증폭 현상은 많은 연구에서 보고된 바 있다 [6], [15], [70], [72–78]. 그림 2.5는 GaAs FET에서 이 효과의 메커니즘을 보여준다 [6]. 장치가 중이온에 의해 조사될 때, 이온 궤적을 따라 높은 밀도의 전자-정공 쌍이 생성된다. 전자의 이동도가 훨씬 높기 때문에 전자는 매우 빠르게 수집되며, 반면 정공은 이동도가 낮아 채널층 또는 그 아래의 기판에 다량 남게 된다.

그 결과, 소스 영역 근처에 축적된 정공은 소스-채널 장벽을 낮추고 소스로부터 채널로의 전자 주입을 촉진하게 되며, 이 전자는 이후 드레인 단자에 의해 수집된다. 이 메커니즘은 순방향 활성 상태에서 동작하는 바이폴라 트랜지스터와 유사하며, 바이폴라 증폭 효과(bipolar amplification effect)라고 불린다. 이 효과로 인해 실제 생성된 전하보다 더 많은 전하가 수집될 수 있다.

 

Figure 2.5: Schematic diagram illustrating (a) the bipolar gain and (b) channel-modulation charge enhancement mechanisms that contribute to the charge collection processes of GaAs FETs [6].

 

2.2 Total Ionizing Dose (TID) Effects

2.2.1 Charge trapping and mechanism overview

반도체 재료 외에도 산화물과 절연체는 전자 장치에서 핵심적인 구성 요소이다. 총 이온화 선량(TID) 효과는 일반적으로 이러한 영역에서 발생하며, 이온화 방사선이 상당한 전하 축적을 유도하여 파라미터 열화 및 기능적 고장을 초래할 수 있다 [8]. 우주나 원자력 발전소와 같은 방사선 환경에서는 전자 및 양성자의 고속 플럭스에 노출될 경우 TID 효과가 시스템 수명을 심각하게 저하시킬 수 있다.

예를 들어 MOSFET을 살펴보면, 그림 2.6은 양의 게이트 바이어스를 가진 p-기판 커패시터에 대한 MOS 밴드 다이어그램을 보여준다. 이 MOS 트랜지스터가 고에너지 이온화 입사에 의해 조사될 경우, 게이트 산화막 내에서 매우 짧은 시간(피코초 이내)에 다량의 전자-정공 쌍이 생성된다. 전기장에 의해 전자는 게이트 방향으로, 정공은 Si/SiO₂ 계면 방향으로 이동하게 된다. 이 과정에서 일부 전자는 산화막을 빠져나가기 전에 정공과 결합하게 되며, 이를 초기 재결합(initial recombination)이라 한다. 재결합을 피한 전자-정공 쌍의 비율은 전하 수율(charge yield)이라 하며, 이는 입사 입자의 에너지와 종류, 산화막 내 전기장에 크게 의존한다. 그림 2.7은 이러한 관계를 보여준다. 모든 종류의 입자에 대해, 전기장이 증가할수록 전자와 정공 사이의 재결합 확률은 감소하며, 따라서 전하 수율은 증가하게 된다.

 

Figure 2.6: Band diagram of an MOS capacitor with a positive gate bias. Illustrated are the main processes for radiation-induced charge generation. After [7]

 

 

Figure 2.7: Experimentally measured fraction hole yield as a function of applied field, for a number of incident particles. After [8].

 

초기 재결합을 피한 정공은 산화막 내의 국소화된 상태를 따라 Si/SiO₂ 계면으로 이동하게 된다. 낮은 이동도 때문에 일부 정공은 미세 구조 결함이나 기존의 트랩에 의해 포획되어 양의 산화막 트랩 전하를 형성하게 된다. 이러한 “호핑(hopping)” 및 “트래핑(trapping)” 과정 중에 수소 이온(양성자)이 방출될 수 있으며, 이들은 전기장의 영향으로 Si/SiO₂ 계면으로 이동하여 인터페이스 트랩을 형성할 수 있다 [7]. nMOSFET에서는 인터페이스 트랩이 일반적으로 음전하를 띠며, pMOSFET에서는 양전하를 띤다. 이에 대한 자세한 설명은 이후에 제공될 예정이다.

산화막 트랩 및 인터페이스 트랩에서의 전하 축적 외에도, TID 효과는 필드 산화막에서도 발생할 수 있다. 채널 근처의 영역에서는 고에너지 이온화 입사에 의해 생성된 정공이 필드 산화막 내의 결함에 포획될 가능성이 높으며, 이러한 양전하 축적은 오프 상태에서 기생 누설 전류를 유도하여 IC의 정적 전력을 증가시킬 수 있다. 필드 산화막에서의 이 현상은 실제로 현대 고급 전자 장치에서 방사선 유도 열화의 주요 원인이 되고 있으며, 이는 게이트 유전체가 수 나노미터 수준으로 축소되고 기존 결함이 매우 제한적인 상황에서 더욱 두드러진다.

 

2.2.2 Oxide traps

방사선 조사로 생성된 정공이 게이트 산화막(SiO₂ 등)을 통과할 때, SiO₂ 격자의 국소 전위장이 왜곡되어 해당 위치의 트랩 깊이가 증가하며, 결과적으로 정공이 그 주변에 국소적으로 갇히게 된다 [7]. 이러한 정공과 왜곡된 전위장의 결합은 폴라론(polaron)이라 불린다 [79]. 폴라론에 의해 정공의 유효 질량이 증가하면서 이동도가 감소하게 되며, 이로 인해 방사선 조사 이후에도 정공 수송이 수십 년에 걸쳐 지속될 수 있다 [80], [81].

양의 게이트 바이어스 하에서 정공이 Si/SiO₂ 계면으로 드리프트할 때, 일부 정공은 계면 근처의 산소 공공(oxygen vacancy)에 의해 포획된다. 이러한 산소 공공은 산화막 내 산소의 외부 확산(out-diffusion)과 계면의 격자 불일치로 인해 형성된다 [82]. 포획되는 정공의 수는 계면 근처의 포획 단면(capture cross-section)에 의해 결정되며, 이는 전기장의 함수이며 장치의 제조 공정에도 영향을 받는다.

산화막 트랩은 양전하를 띠기 때문에, nMOS와 pMOS 장치 모두에서 문턱 전압(threshold voltage)이 음의 방향으로 이동하게 된다. 그림 2.8은 게이트 산화막 내 전기장에 따른 산화막 트랩 전하로 인한 문턱 전압 이동을 보여준다 [9]. 전하 수율을 보정한 측정 데이터는 대략적으로 E⁻¹⁄²의 전기장 의존성을 나타낸다.

산화막 트랩 전하는 형성되자마자 중화(neutralization) 과정을 겪게 되며, 주요 메커니즘은 다음과 같다:

1. 채널에서 산화막 트랩으로의 전자 터널링 [83–85], 또는 정공과 연관된 전자 트랩으로의 터널링 [86];
2. 산화막의 가전자대(valence band)에서 산화막 트랩으로의 전자의 열 방출 [84], [87] — 이 경우 정공은 제거되지 않는다.

일반적으로 터널링은 실온 또는 그 근처에서 지배적인 메커니즘이며, 온도가 충분히 상승하면 열 여기(thermal excitation)가 주요 요인이 된다. 전하 중화 속도는 산화막 트랩의 공간적 및 에너지 분포와 밀접한 관련이 있다. Si/SiO₂ 계면에 물리적으로 가까운 산화막 트랩은 터널링을 통해 더 쉽게 중화되며, 산화막 트랩의 에너지 준위가 산화막의 가전자대에 가까울수록 열 여기가 더 잘 발생한다.

또한 게이트 바이어스도 중화 과정에 큰 영향을 미치며, 이는 일반적으로 TID 테스트 이후의 어닐링(annealing) 과정에서 나타난다. 예를 들어, 앞선 사례에서는 음의 게이트 바이어스를 인가함으로써 전자가 채널로 다시 터널링할 수 있게 되어 산화막 트랩 전하를 부분적으로 복원할 수 있다.

 

Figure 2.8: Threshold voltage shift as a function of electric field. Shown are the measured data (circles) and the measured data corrected for charge yield (squares). After [9]

 

2.2.3 Interface traps

산화막 트랩 외에도, 총 이온화 선량(TID) 효과는 채널-산화막 계면에서 인터페이스 트랩의 형성을 유도하게 된다. 인터페이스 트랩의 구체적인 생성 과정은 여러 모델 간에 여전히 논쟁 중이지만, 일반적인 절차에 대해서는 합리적인 합의가 이루어진 상태이다. 방사선에 의해 유도된 인터페이스 트랩의 전구체는 계면을 따라 채널 측에서는 수소 원자와 세 개의 다른 실리콘 원자에 결합된 실리콘 원자, 또는 SiO₂ 측에서는 산소 원자에 결합된 실리콘 원자라고 여겨진다.

방사선 조사로 유도된 수소(H)의 영향으로 Si-H 결합이 분해되어 H₂가 형성되며, 전기적으로 활성화된 결함인 비패시베이션된 실리콘 단일결합(dangling bond)이 생성된다. 이는 Pb 중심 또는 인터페이스 트랩이라고도 불린다. Rashkeev 등은 [88], Si/SiO₂ 계면에서 H⁺가 유일하게 안정적인 전하 상태이며, 중성 수소가 아닌 H⁺가 직접 Si-H 결합을 비패시베이션한다고 제안하였다. 이 반응은 다음과 같다: Si-H + H⁺ → D⁺ + H₂, 여기서 D⁺는 단일결합이다. 그림 2.9는 이 비패시베이션 과정을 보여준다. 양성자(H⁺)가 Si-H 결합에 접근하면 결합 길이가 증가하고 Si-H와 H⁺ 사이에 “브리지”가 점차 형성된다. 이후 Si-H 결합의 두 전자가 이탈하여 중성 수소 분자를 생성하게 된다. 단일결합이 형성되면 이는 실리콘 기판과 자유롭게 전하를 교환할 수 있으며, 이 때문에 인터페이스 트랩의 전하 상태는 외부 바이어스에 의해 쉽게 변화할 수 있다.

Si 밴드갭 내의 에너지 준위에 따라 인터페이스 트랩은 양전하, 음전하 또는 중성 상태를 가질 수 있다. 밴드갭 상부에 위치한 트랩은 대부분 수용체(accepter) 특성을 가지며, 하부에 위치한 트랩은 주로 공여체(donor) 특성을 가진다. 예를 들어, n-채널 트랜지스터가 문턱 전압 근처에 있을 때는 밴드갭 상부의 인터페이스 트랩이 주로 영향을 미치며, 이 경우 페르미 준위는 일반적으로 트랩의 에너지 준위보다 높다. 따라서 이러한 트랩은 실리콘으로부터 전자를 받아들이고 음전하를 띠게 되어 문턱 전압이 양의 방향으로 이동하게 된다.

반대로, p-채널 트랜지스터에서는 밴드갭 하부의 인터페이스 트랩이 장치에 영향을 미치며, 페르미 준위는 일반적으로 트랩의 에너지 준위보다 낮다. 이 경우 인터페이스 트랩은 실리콘에 전자를 제공하고 양전하를 띠게 되어 문턱 전압이 음의 방향으로 이동하게 된다. 밴드갭 중앙(midgap)에 위치한 인터페이스 트랩은 대체로 중성 상태이다.

산화막 트랩 전하는 nMOS와 pMOS 트랜지스터 모두에서 양전하를 띠므로, pMOSFET에서는 인터페이스 트랩 전하와 산화막 트랩 전하가 서로 더해져 효과가 증폭되고, nMOSFET에서는 두 전하가 서로 상쇄되어 영향을 줄이게 된다.

 

Figure 2.9: Electronic density at different stages of the reaction between H+ and a Si-H bond: (a) a proton approaches a Si-H bond; (b) an Si-H-H+ bridge is created; (c) an H₂ molecule and a D+ defect are formed. After [5]

 

2.2.4 Border traps

산화막 트랩과 인터페이스 트랩 전하 외에도, 산화막 내에는 물리적으로 존재하지만 전기적으로는 채널과 상호작용하는 인터페이스 트랩처럼 동작하는 근계면 트랩(near-interfacial traps) 층이 존재한다. 이러한 트랩은 Fleetwood에 의해 “경계 트랩(border traps)”이라 명명되었으며 [89], 특히 1/f 잡음 연구에서 많은 혼란을 해소해준 개념으로 학계에서 널리 받아들여지고 있다.

그림 2.10은 세 가지 유형의 트랩의 물리적 위치를 보여주며, 경계 트랩은 계면으로부터 약 3nm 이내에 위치한다. 인터페이스 트랩과 실리콘 간의 빠른 상호작용에 비해, 포획 단면(capture cross section)이 작고 반응 속도가 느린 결함은 경계 트랩일 가능성이 높다 [90]. 경계 트랩의 유효 밀도는 일반적으로 저주파 측정을 통해 얻을 수 있으며, 이에 대한 자세한 설명은 이후 섹션에서 다룰 예정이다.

 

Figure 2.10: Schematic diagram of oxide traps, border traps, and interface traps in MOS structure [5].

 

2.3 Low-frequency Noise in MOS Device

2.3.1 Origin of low-frequency noise in MOS devices

노이즈는 모든 반도체 장치에서 존재하는 전류 또는 전압의 자발적인 변동이다. 저항에 전류가 흐를 때 일반적으로 세 가지 유형의 노이즈가 관찰된다:

1. 열 잡음(thermal noise)은 전류가 흐르든 흐르지 않든 항상 존재한다 [91];
2. 쇼트 잡음(shot noise)은 캐리어가 캐소드에서 방출되거나 전위 장벽을 통과할 때 감지된다 [92];
3. 저주파 잡음(low frequency noise 또는 1/f 잡음)은 주로 MOS 장치에서 전하 트래핑에 의한 캐리어 수의 변동으로 인해 발생한다.

특히, 채널/산화막 계면 근처에 위치한 경계 트랩(border traps)과 캐리어 간의 열적으로 활성화된 상호작용이 표면 전위 및 반전 전하 밀도의 변동을 유도하며, 이는 드레인 전류의 노이즈로 이어진다. 경계 트랩의 특성 시간은 캐리어를 포획하고 방출하는 시간으로 구성되며, 이들의 분포는 특정 주파수 범위에서 노이즈 과정을 형성한다.

앞서 언급한 바와 같이, 경계 트랩은 계면 근처에 공간적으로 분포하고 채널 물질의 밴드갭 내에 에너지적으로 분포한다. 따라서 저주파 잡음 측정을 통해 얻어진 유효 경계 트랩 밀도는 시간 스케일과 전압 바이어스 조건에 따라 달라지며, 경계 트랩이 기저 실리콘과 상호작용할 수 있는 능력은 Si/SiO₂ 계면으로부터의 거리와 함께 지수적으로 감소하는 것으로 알려져 있다 [90].

 

Figure 2.11: Excess voltage noise power spectral density Svd (corrected for background noise) as a function of frequency for bulk Si FinFET with 220 fins at room temperature.

 

저주파 잡음은 일반적으로 1/f^α에 비례하는 것으로 나타나며, 여기서 α는 0.7∼1.3 범위에 있다. 그림 2.11은 220개의 핀을 가진 벌크 실리콘 FinFET에서의 대표적인 저주파 잡음을 보여준다. 트랜지스터의 크기가 축소됨에 따라 저주파 잡음은 믹서, 발진기 등과 같은 반도체 장치의 성능에 점점 더 중요한 요소가 되고 있다. 또한 그 크기는 전자 장치의 품질과 신뢰성을 평가하는 진단 지표로 간주된다 [93].

예를 들어, 전자가 경계 트랩(border traps)에 포획되면 게이트와 기판 사이의 순 전압 강하가 감소하게 되어, 결과적으로 유효 게이트 전압과 드레인 전류가 감소한다. 반대로, 경계 트랩에 포획된 전자가 방출되면 유효 게이트 전압과 드레인 전류가 증가하게 된다. 이러한 전류의 무작위 변동 성분은 드레인 전류의 식에 다음과 같이 포함될 수 있다:

I(t) = I + in(t)  (2.6)

여기서 I는 평균 전류이고, in(t)는 무작위로 변동하는 전류이다 [10]. 이는 일반적으로 그림 2.12 (a)와 같은 형태로 나타난다. 그림 2.12 (b)는 MOS 장치에서 변동 성분이 푸리에 변환을 통해 변환되었을 때의 잡음을 보여준다. 고주파 영역에서는 열 잡음과 쇼트 잡음이 지배적이며, 저주파 영역에서는 그림 2.11에 나타난 것처럼 잡음 스펙트럼이 1/f 형태를 나타낸다.

Figure 2.12: (a) A typical noise waveform in the time domain (After [10]); (b) the schematic illustration of noise power spectral density in the frequency domain (After [11]).

 

2.3.2 Voltage dependence of low-frequency noise in MOS devices

McWhorter 모델에 따르면, 여러 연구자들은 상온에서의 잡음 측정을 통해 MOS 소자 내 유효 트랩 밀도에 대한 1차 추정값을 얻을 수 있었으며, 이는 페르미 준위로부터 몇 kT 이내의 에너지 준위를 가진 결함에 해당한다 [39], [94]. 이는 nMOS 트랜지스터에서는 전도대 근처, pMOS 트랜지스터에서는 원자가대 근처의 결함을 감지할 수 있다는 의미이다. McWhorter 모델의 가장 단순한 형태는 잡음이 Si 채널과 근접한 SiO₂ 내 결함 사이에서 터널링을 통해 전하가 교환되는 과정에서 발생한다고 설명한다 [39], [94].

드레인 전류와 게이트 바이어스를 일정하게 유지한 상태에서, MOSFET이 선형 영역에서 동작하고 경계 트랩이 공간 및 에너지적으로 균일하게 분포되어 있다고 가정하면, 트랜지스터는 게이트로 제어되는 저항기로 간주될 수 있으며, 이때 드레인 전압의 초과 잡음 전력 스펙트럼 밀도 *SVd*는 다음과 같이 표현된다 [39]:

여기서 COX 는 단위 면적당 게이트 산화막 정전용량이며, Vth, Vd, Vg는 각각 임계 전압, 드레인 전압, 게이트 전압이다. L, W는 트랜지스터 채널의 길이와 폭이며, Dt(Ef)는 페르미 준위 Ef에서의 단위 에너지당 단위 면적당 트랩 수이다. T는 절대온도(K), *kB*는 볼츠만 상수, f는 주파수이며, τ0, *τ1*은 각각 최소 및 최대 터널링 시간이다 [94]–[97].

따라서 결함 에너지 분포가 균일한 소자의 경우, 게이트 전압에 따른 잡음의 변화율 β는 다음과 같이 정의되며, 이론적으로 약 2가 되어야 한다 [39], [41]:

β = ∂ln(S_Vd) / ∂ln|Vg − Vth|

그러나 실제로는 MOS 소자의 저주파 잡음을 유발하는 결함들이 공간이나 에너지적으로 균일하게 분포되어 있지 않으며, 주파수, 전압, 온도에 따라 변화한다. 게이트 바이어스를 변화시키면 상온에서도 반도체 및/또는 절연체의 밴드갭 내 다양한 영역을 탐지할 수 있다고 보고된 바 있다 [39], [41].

β 값이 2보다 크면, nMOS의 경우 전도대 가장자리에서 멀어질수록, pMOS의 경우 원자가대 가장자리에서 멀어질수록 경계 트랩의 에너지 분포가 증가함을 의미한다 [39], [42], [57]. 반대로 β 값이 2보다 작으면, 그 반대 경향을 의미한다. 그림 2.13은 게이트 전압 변화에 따른 SiO₂ 절연체의 밴드 굽힘(band bending)을 보여준다 [12]. 결함의 공간적 분포를 직접적으로 얻는 것은 어렵지만, 게이트 바이어스의 변화는 온도 변화와 함께 유용한 보조 정보로 활용될 수 있다 [12], [57], [98].

 

 

Figure 2.13: Energy bands for a pMOS Si/SiO₂ transistor for (a) lower and (b) higher applied electric field. The dots are a notional representation of trapping sites in the SiO₂ . The 1/f noise of a MOS transistor is sensitive to defects within a few kT of the Fermi level, which means that changing the bias enables one to probe a different range of defect energy levels in the near-interfacial SiO₂ . (After Surya and Hsiang [12]).

 

Dutta와 Horn[38]은 금속 박막에서의 저주파 잡음이 온도에 강하게 의존하며, 이는 kT에 비해 넓은 에너지 분포를 가진 무작위적인 열 활성화 과정에 의해 발생하는 것이라고 설명하였다. 이 이론은 처음에는 얇은 금속 박막의 저주파 잡음을 분석하는 데 사용되었으며, 이후 다양한 게이트 산화막을 가진 반도체 소자에도 확장 적용되었다. Dutta-Horn 모델에 기반하여, 1/f 잡음의 온도 의존성을 측정하는 것은 결함의 에너지 및 미세 구조에 대한 통찰을 얻는 데 자주 활용되고 있다[39], [18], [99], [100].

Dutta와 Horn은 저주파 잡음이 kT에 비해 넓은 에너지 분포를 가진 무작위적인 열 활성화 과정에 의해 발생하는 경우, 잡음의 주파수 및 온도 의존성이 다음과 같은 관계를 가진다고 제시하였다:

여기서 S_V는 열 잡음을 제거한 후의 초과 전압 잡음 전력 스펙트럼 밀도이며, τ0 는 잡음을 유발하는 과정의 특성 시간으로, 일반적으로 MOS 연구와의 일관성을 위해 1.81×10−15 초로 설정된 값이다[39], [18]. 또한 ω = 2πf 이다.

식 (2.8)로 설명되는 잡음의 경우, 결함 에너지 분포 D(E_0)의 형태는 다음과 같이 표현될 수 있다:

결함 에너지는 온도와 주파수를 통해 다음과 같이 표현된다[38], [39]:

잡음이 두 에너지 준위를 포함하는 열 활성화 과정의 결과인 경우, E_0는 시스템이 한 구성 상태에서 다른 상태로 이동하기 위해 극복해야 하는 에너지 장벽을 의미한다[38], [39], [97]. 이는 그림 2.14에 도식적으로 나타나 있다.

Figure 2.14: Schematic illustration of a system with two configurations with different energy levels, charge states, and/or carrier scattering rates. E0 is the energy barrier for the system to move reversibly from one configurational state to another. (After [13])

 

2.4 Previous Work on The Radiation Effects on These Advanced FinFETs

InGaAs FinFETs는 우주 분야에서 매우 유망한 응용 가능성을 지니고 있기 때문에, 단일 이벤트 효과(SEE)에 대한 연구가 활발히 진행되어 왔다[15], [70], [71]. 이러한 소자는 InAlAs 버퍼층이 포함된 InP 반절연 기판 위에 제작되거나, GaAs 버퍼층이 포함된 Si 기판 위에 제작되었다. 단일 이벤트 과도 현상(SET)을 유도하기 위해 중이온 및 펄스 레이저 측정이 모두 사용되었다.

InP 기판을 사용하는 InGaAs FinFET는 반절연 기판으로부터의 전하 수집으로 인해 SET 꼬리 전류가 길게 나타나는 반면, Si 기반 InGaAs FinFET는 기판의 전도성으로 인해 다른 실리콘 기판 기술과 유사한 매우 빠른 SET 특성을 보인다[101].

TCAD 시뮬레이션 결과에 따르면, InP 기반 소자에서는 채널층 아래에 많은 양의 정공이 축적되어 양극성 증폭 효과를 유도하고 SET 전하 수집을 증가시키는 것으로 나타났다. 그러나 Si 기반 InGaAs FinFET에서는 기판 접점을 통한 정공 추출로 인해 이러한 효과가 제거되어 SEE 민감도가 감소한다.

두 종류의 소자 모두에서 션트(shunt) 효과가 관찰되었으며, 이는 입사 입자가 전체 채널을 덮어 소스와 드레인 단자를 연결함으로써 피크 전류에 기여한다. 또한, 이러한 소자에서의 SET는 드레인 전압이 증가할수록 (소스는 접지됨) 증가하는데, 이는 높은 전기장이 전하 수집을 강화하기 때문이다.

반면, InGaAs FinFET에서의 게이트 전압에 따른 SET 의존성은 InGaAs 평면형 MOSFET에서 나타나는 것만큼 뚜렷하지 않다[77]. 더 넓은 핀을 가진 소자는 일반적으로 더 많은 전하를 수집할 수 있어 SET가 증가하는 경향이 있다. 그러나 핀 폭이 10 nm 이하로 더욱 고집적화된 소자에서는 SEE 응답에 대한 연구가 아직 이루어지지 않았다.

한편, 채널 근처에 TSV(Through-Silicon Via)가 통합된 고급 FinFET에서의 방사선 영향 및 1/f 잡음 특성 또한 아직 밝혀지지 않았다.

 

 

CHAPTER 3

Pulsed-Laser Induced Single-Event Transients in Advanced InGaAs FinFETs

이 장은 “Pulsed Laser-Induced Single-Event Transients in InGaAs FinFETs with sub-10-nm Fin Widths”라는 제목으로 2019년 제19회 유럽 방사선 및 구성요소 시스템 영향 학회(RADECS)에서 발표된 논문을 기반으로 작성되었으며, 출판사와 공동 저자인 En Xia Zhang, Stefano Bonaldo, Andrew L. Sternberg, John A. Kozub, Andrew M. Tonigan, Mahmud Reaz, Landen D. Ryder, Kaitlyn L. Ryder, Huiqi Gong, Sharon M. Weiss, Robert A. Weller, Alon Vardi, Jesus A. del Alamo, Robert A. Reed, Daniel M. Fleetwood, Ronald D. Schrimpf의 허락을 받아 재구성한 것이다.

 

• K. Li et al., ”Pulsed Laser-Induced Single-Event Transients in InGaAs FinFETs with sub-10- nm Fin Widths,” 2019 19th European Conference on Radiation and Its Effects on Components and Systems (RADECS), 2019, pp. 1-5.

 

3.1 Introduction

InGaAs는 우수한 전자 수송 특성을 지니고 있어, 평면형 및 FinFET 구조 모두에서 향후 CMOS 기술 세대의 유망한 nMOS 채널 소재로 평가되고 있다[1], [49], [102], [103]. 일반적으로 InGaAs MOSFET는 격자 불일치를 줄이기 위해 InP와 같은 III-V족 기판 위에 제작되거나[49], [50], [104], 현재 CMOS 기술과의 호환성을 위해 Si 기판 위에 제작된다[51], [105].

우주 응용을 위해, 연구자들은 두 가지 기판 유형에서 InGaAs FinFET의 단일 이벤트 효과(SEE)를 평가해 왔다[15], [70], [71]. 단일 이벤트 과도 응답(SET)은 게이트 길이, 드레인-소스 전압(VDS), 게이트-소스 전압(VGS), 핀 폭 및 기판 재료에 따라 달라지는 것으로 나타났다. 그러나 지금까지 평가된 모든 소자는 핀 폭이 수십 나노미터 이상이다. InGaAs FinFET 기술이 서브-7 nm 노드로 확장됨에 따라 핀 폭은 10 nm 이하로 좁아지고 있으며[49], [50], [104], 이에 따라 SET 응답의 크기 축소 및 기술 진화에 따른 영향을 이해하는 것이 중요하다.

광자와 고에너지 입자는 모두 전자-정공 쌍을 생성하지만, 레이저 조사 방식은 전하 생성의 시간과 위치를 제어할 수 있다는 장점이 있다. 따라서 펄스 레이저 조사는 이온 테스트보다 비용이 저렴하고 비파괴적인 방식으로, 반도체 소자의 단일 이벤트 효과 평가를 지원하는 데 적합한 접근법이다[61], [106].

반도체에서의 광자 흡수는 일반적으로 광자 에너지가 밴드갭보다 클 경우 단일 광자 흡수(SPA)를 통해 발생하며, 광자 에너지가 밴드갭보다 작을 경우에는 이광자 흡수(TPA)를 통해 발생한다. 본 연구[107]에서는 핀 폭이 10 nm 미만인 InP 기판 기반 InGaAs nFinFET에 대해 펄스 레이저 조사를 통해 SET 응답을 조사하였다.

다양한 핀 폭, 바이어스 조건, 조사 위치를 비교함으로써 각 요소가 SET 응답에 미치는 영향을 평가하고, 전하 생성 및 수집 메커니즘을 분석하였다. 핀 폭이 넓은 소자에서는 활성 부피가 더 크기 때문에 더 높은 피크 전류와 많은 전하 수집이 관찰되었으며, 이는 기존의 더 큰 소자에서 관찰된 경향과 일치한다.

SET의 진폭과 수집된 전하량은 채널을 따라 형성되는 전기장의 증가로 인해 VDS가 높아질수록 증가하며, 오버드라이브 전압이 증가함에 따라 과도 꼬리도 길어진다. 전하 수집은 레이저 스폿이 채널 영역을 덮을 때 발생하는 소스-드레인 션트 효과와, 채널 하부에 정공이 축적되어 발생하는 기생 양극성 효과에 의해 강하게 영향을 받는다.

전반적으로, 핀 폭이 10 nm 이하인 소자들은 넓은 핀을 가진 소자들과 유사한 응답 경향을 보인다[15], [70], [71]. 또한, 본 연구에서는 핀 폭이 좁은 소자에서의 기생 양극성 전하 증강 현상에 대한 통찰을 제공하는 소자 시뮬레이션도 수행하였다.

 

3.2 Experimental Details

3.2.1 Device structure

시험 대상 소자(DUT)는 MIT에서 제작된 이중 게이트 nMOS InGaAs FinFET이다[50]. 본 기술에서는 InGaAs가 전자 수송 특성에서만 뛰어난 성능을 보이기 때문에 p-채널 소자는 포함되어 있지 않다. 단일 핀의 단면도 및 측면도 도식은 각각 그림 3.1(a)와 (b)에 제시되어 있으며, 각 층의 두께는 실제 비율과 다르게 표현되어 있다.

 

Figure 3.1: (a) Schematic cross section and (b) side-view of InGaAs double-gate FinFET (not drawn to scale).

 

소자는 두께 약 625 μm의 표준 4인치 반절연 InP 웨이퍼 위에 제작되었다. 300 nm 두께의 In₀.₅₂Al₀.₄₈As 버퍼층 위에 40 nm 두께의 InP 층이 형성되고, 그 위에 50 nm 두께의 In₀.₅₃Ga₀.₄₇As 채널층이 성장된다. 핀의 높이는 약 200 nm이다. 핀 상부에는 1 nm 두께의 HfO₂와 90 nm 두께의 hydrogen silsesquioxane(HSQ) 층이 존재한다. 각 소자에는 총 34개의 핀이 병렬로 배치되어 있으며, 핀 간 간격은 0.2 μm이다. 소자의 전체 레이아웃은 그림 3.2에 나타나 있다. 중앙 금속 패드는 게이트 단자에 연결되어 있으며, 양쪽의 금속 패드는 대칭적으로 배치되어 각각 소스 및 드레인 단자에 연결된다. 보다 상세한 제작 정보는 참고문헌 [50]에 제시되어 있다.

 

Figure 3.2: InGaAs FinFETs layout with 34 fins; The middle pad is connected to the gate terminal, source and drain terminals are symmetrical.

 

그림 3.1의 FinFET는 이중 게이트 MOSFET로 동작하며, 채널은 측면 게이트에 의해 제어되고, HSQ 하드 마스크에 의해 절연되어 상부 게이트는 채널 제어에 관여하지 않는다. 게이트 절연막은 Al₂O₃ 단일층과 3 nm 두께의 HfO₂로 구성되며, 유효 산화막 두께(EOT)는 약 0.8 nm이다. 게이트 절연막은 원자층 증착법(ALD)을 통해 형성된다. 핀 피치는 0.2 μm이다. 본 연구에 사용된 소자의 핀 폭은 5 nm, 7 nm, 9 nm이며, 게이트 길이는 80~100 nm이다. 각 소자에는 34개의 핀이 포함되어 있다. 이 소자는 이중 게이트 FinFET 구조이므로 채널 폭 W는 채널 높이(약 50 nm)의 두 배에 핀 개수를 곱한 값으로, 약 3.4 μm이다.

각 과도 현상 세트 전후로 ID–VGS 특성을 모니터링하여 시험 대상 소자(DUT)가 테스트 전후에 양호한 상태임을 확인한다. 그림 3.3은 게이트 길이가 80 nm이고 핀 폭이 서로 다른 DUT의 전달 특성을 50 mV 드레인 바이어스(소스 접지) 조건에서 보여주며, 이는 온 상태의 구동 전류가 채널 폭에 비례한다는 관계와 일치한다. 모든 소자는 높은 온/오프 전류 비를 갖는 전형적인 nMOSFET 특성을 나타낸다.

오프 상태 영역에서는 VGS가 더 음의 방향으로 설정될수록 누설 전류가 증가하는 것으로 나타난다. 이는 게이트 유도 드레인 누설(GIDL)로 인해 ID–VGS 곡선에서 일반적으로 관찰되는 현상이다. GIDL은 게이트가 드레인 접합을 겹치는 영역에서 발생한다. 게이트 전압이 더 음의 방향으로 설정되면, n형 드레인 영역에 공핍 영역이 형성되고, 계면 영역에서 밴드 굽힘이 발생한다. 밴드 굽힘이 밴드갭보다 클 경우, 전도대에 있는 전자들이 밴드갭을 터널링하여 다시 전도대로 이동하게 되며, 이 과정에서 생성된 전자-정공 쌍은 드레인 단자에 의해 수집되어 GIDL로 나타난다.

Figure 3.3: IDS −VGS characteristics for devices with different fin widths. The gate lengths are all 80 nm. Vds = 50 mV.

 

3.2.2 Experimental setup

펄스 레이저 테스트 실험은 Vanderbilt 대학교에서 그림 3.4에 나타난 시스템을 이용하여 수행되었다[70]. 해당 시스템은 1 kHz 반복률로 150 fs(펨토초) 펄스를 생성한다. 이 조절 가능한 파장 레이저 시스템은 이광자 흡수(TPA) 및 단일 광자 흡수(SPA) 테스트 모두에 최적화될 수 있다. 실험에 사용된 레이저는 파장이 1260 nm(에너지 약 0.98 eV)이며, 스폿 크기는 약 1.2 μm이다[3]. 소자에서 민감한 영역은 InGaAs 채널층이다.

Figure 3.4: A simplified block diagram of TPA test setup. In the figure, ‘L’ stands for lens, ‘M’ stands for mirror, ‘S’ stands for shutter, ‘P’ stands for polarizer, ‘BS’ stands for beam splitter, ‘PD’ stands for photodiode, and “BB” represents the broadband light source. The red line indicates the optical path traveled by the laser beam. The blue line indicates the reflected light that is imaged by the near infrared camera

 

펄스 레이저 테스트에서는 반도체 파라미터 분석기(HP 4156A)를 통해 50 GHz 대역폭의 바이어스 티(bias tee)를 이용하여 DC 바이어스를 인가하며, 테스트 중 ID–VGS 측정을 수행하여 소자가 손상되지 않았음을 확인하고 드레인 또는 게이트 바이어스 의존성 평가에도 활용된다. 각 단자에서 발생하는 과도 응답(transient)은 36 GHz 프런트엔드 대역폭과 80 GS/s 샘플링 속도를 갖는 Teledyne Lecroy LabMaster 10-36Zi-A 오실로스코프를 사용하여 포착한다. 실험 연결의 개략도는 그림 3.5에 나타나 있다.

시험 대상 소자는 고속 황동 소재로 맞춤 제작된 패키지에 장착되며[108], 해당 패키지는 그림 3.6에 제시되어 있다[14]. 소자의 세 단자는 임피던스 정합된 스트립 라인에 와이어 본딩되어 있으며, SMA 또는 K 커넥터로 종단 처리되어 있다. 패키지 중앙에는 구멍이 뚫려 있으며, 게이트 금속의 영향을 피하기 위해 소자는 후면에서 조사된다. 최적 초점은 금속 반사광과 투과광을 모두 활용하여 결정되며, 이는 광학 현미경 이미지에서 관찰된 최소 레이저 스폿 크기로 확인된다[3].

레이저가 초점을 맞춘 각 위치에서 100개의 과도 응답을 기록하고 평균 처리하여 분석에 활용한다.

Figure 3.5: Schematic experimental setup of pulsed-laser-induced SET testing.

 

 

Figure 3.6: High-speed package for SET capture [14]

 

3.3 Experimental Results and Analysis

3.3.1 Representative laser-induced SET pulse

관련 밴드갭과 이에 따른 전하 생성 메커니즘은 표 3.1에 요약되어 있다. 펄스 레이저의 광자 에너지가 0.98 eV(= 1260 nm)이므로, InGaAs 채널에서는 광자 에너지가 밴드갭보다 높기 때문에 주로 단일 광자 흡수(SPA)를 통해 전하가 생성되며, InP 및 InAlAs 층에서는 광자 에너지가 밴드갭보다 낮기 때문에 이광자 흡수(TPA)를 통해 전하가 생성된다 [61], [106]. 따라서 SPA에 의해 유도되는 전하 생성 밀도가 TPA보다 높기 때문에, 채널 층에서 InP 또는 In₀.₅₂Al₀.₄₈As 층보다 더 많은 레이저 에너지가 흡수된다.

 

Table 3.1: Charge generation mechanism for 1260-nm laser

 

그림 3.7은 펄스 레이저가 핀 너비 7 nm인 소자의 중심에 초점이 맞춰졌을 때의 대표적인 과도 응답을 보여준다. 바이어스 조건은 VD = 0.5 V, VS = 0 V, VG = Vth이며, 여기서 Vth는 문턱 전압으로 모든 소자의 초기값은 +0.35 ± 0.1 V 범위에 있다. 게이트 전압은 여기와 이후 실험들에서 Vth로 설정되는데, 그 이유는 (1) InGaAs 평면 소자에서 최대 SET 응답에 해당하며 [16], (2) 동일한 게이트 바이어스 조건에서 [15]의 더 넓은 핀 소자와 비교를 용이하게 하기 때문이다. 스폿 크기는 약 1.2 µm이며, 이는 빔 웨이스트에서 일반적인 나이프 엣지 광학 스폿 크기 측정을 통해 결정되었고 [109], [110], 광 펄스는 NA 0.45의 100× 현미경 대물렌즈를 사용하여 DUT에 초점이 맞춰졌다. 레이저 스폿의 중심이 핀에 위치할 때 최대 피크 전류가 관측된다. 핀 피치는 0.2 µm이므로, 각 레이저 펄스에 의해 34개의 핀 중 6개가 조사된다.

Figure 3.7: Representative SET signal of an InGaAs FinFET on semi-insulating InP with 7-nm fin width, LG = 80 nm, VDS = 0.5V, VG - Vth = 0 V.

 

게이트 트랜지언트는 소스 및 드레인에 비해 거의 무시할 수 있을 정도로 작다. 이는 채널을 정의하는 퍼텐셜 웰이 핀의 너비 방향과 높이 방향 모두에서 형성되기 때문이며, 이는 그림 3.8 (a) 및 (b)에 각각 나타나 있다. 이러한 웰은 캐리어를 채널 영역 내에 효과적으로 가두며, 게이트 산화막으로 터널링되어 게이트 단자에 수집되는 캐리어는 최소화되므로, 채널 층이 전하 수집에 있어 핵심적인 역할을 하게 된다. 이는 더 넓은 디바이스에서 관찰된 동작과 유사하다 [15].

소스와 드레인의 신호가 거의 대칭적이라는 점은 수집된 전류가 주로 채널에서 기인함을 시사한다. 전류의 빠른 상승과 즉각적인 피크는 채널 내에서의 캐리어 드리프트에 의한 것이며, 트랜지언트의 꼬리 부분은 주로 기판에서의 캐리어 확산에 기인한다. 전하가 기판의 더 깊은 곳에서 생성되고 수집될수록 트랜지언트의 꼬리는 더 길어지게 되며, 이는 InP 기반 FinFET에 대한 이전 연구 결과와 일치한다 [15], [70], [77]. 그러나 이는 Si 기반 FinFET에서는 SET에서 꼬리 전류가 관찰되지 않는다는 점에서 크게 다르며, 이는 도전성 기판을 통한 기판 접촉 수집에 기인한다 [67], [71].

각 SET에 대해 수집된 총 전하는 전류 대 시간 그래프를 피크 전류의 10%에서 시작하여 10%에서 끝나는 구간에 대해 적분함으로써 얻어진다.

Figure 3.8: Band diagrams (a) across the fin width direction and (b) along the fin height direction.

 

 

3.3.2 Fin-width-dependence of pulsed-laser-induced SET

그림 3.9 (a) 및 (b)는 서로 다른 10nm 이하 핀 너비(5nm, 7nm, 9nm)를 가진 디바이스에 대해, 소스에서 드레인 방향으로 레이저 스폿을 선형 스캔했을 때의 드레인 피크 전류와 드레인 수집 전하의 변화를 보여준다. 게이트 금속의 중심은 x = 0 µm으로 정의되며, 모든 DUT(Device Under Test)의 게이트 길이는 80nm이다. 다이 표면에서의 레이저 펄스 에너지는 약 1.4nJ이며, 이는 보정된 에너지 피크 관계를 통해 추출된 값이다 [111]. 디바이스는 VD = 0.5V, VS = 0V, VG - Vth = 0V로 바이어스된다. 이러한 디바이스에서 레이저가 채널 영역(x = 0 µm)에 집중될 때 최대 SET(Single Event Transient) 응답이 관찰된다. 레이저 스폿 크기가 소스와 드레인 사이 거리보다 크기 때문에, 레이저에 의해 생성된 캐리어는 채널을 바이패스하게 된다 [70], [69].

Figure 3.9: (a) Peak drain current and (b) drain collected charge change along a line scan of laser spot for InGaAs FinFETs with 5, 7, 9-nm fin widths. (c) Peak drain current of InGaAs FinFETs with 20-nm fin width from [15] with InGaAs FinFETs with 9-nm fin width.

 

레이저가 소스나 드레인에 집중될 경우 응답이 작으며, 이는 반절연성 InP 기판이 수집 가능한 부피를 제한하기 때문이다 [15]. 드레인 피크 전류는 공간적 비대칭성을 보이며, 드레인 쪽에서 더 높게 나타난다. 이는 드레인 쪽의 전기장이 더 강하기 때문이다. 또한, 레이저가 채널에 집중될 때 드레인 피크 전류는 핀 너비가 5nm에서 9nm로 증가함에 따라 거의 선형적으로 증가하며, 수집된 전하는 핀 너비가 작아질수록 감소하는 경향을 보인다. 이는 20nm 및 30nm 핀 너비 디바이스에서 관찰된 경향과 일치한다 [15].

드레인 피크 전류와 달리, 채널에 레이저가 집중될 때 수집된 전하는 핀 너비에 직접적으로 비례하지 않는다. 이는 트랜지언트 전류의 시간에 따른 적분이 핀 외부에서 생성되어 확산을 통해 수집된 캐리어도 포함하기 때문이다. 이러한 SET 응답의 스케일링 경향의 가능한 원인은, 레이저 펄스에 의한 전하 생성이 작은 채널 부피 내에서 거의 균일하게 이루어지기 때문이다. 레이저 스폿의 허리(waist)는 1.2 µm이고 Rayleigh 길이는 약 15 µm이다 [70], [112]. 50nm 두께의 InGaAs는 Beer 법칙 계산에 따르면 입사 강도를 10% 이하로만 감소시키므로 [113], 채널 층 내의 레이저 강도는 거의 균일하게 분포한다고 볼 수 있다. 따라서 전하 수집에 민감한 영역은 핀 부피에 비례하게 된다. 이러한 스케일링 경향은 소스-채널 장벽 완화의 회복 시간 변화 및 소스-채널 공핍 영역의 면적 변화와도 관련이 있을 수 있다.

이러한 해석과 일치하게, 그림 3.9 (c)는 유사한 광자 에너지와 동일한 게이트 길이 조건에서, 본 연구의 9nm 핀 너비 디바이스(빨간 점)의 드레인 피크 전류가 [15]의 20nm 핀 너비 디바이스(검은 점)보다 작음을 보여준다. 또한 [15]의 핀 피치는 0.8 µm인 반면, 본 연구에서는 0.2 µm이다. 레이저 스폿의 반지름이 약 0.6 µm이므로, [15]에서는 하나의 핀만 조사되지만, 본 연구에서는 여러 핀이 레이저 스폿에 포함된다. 따라서 9nm 핀 너비 디바이스의 단일 핀에 대한 SET 응답은 그림 3.9 (c)에 나타난 것보다 실제로는 더 작으며, 이는 [15]의 20nm 핀 너비 디바이스와 비교했을 때 더욱 두드러진다. 5nm에서 30nm 범위의 SET 응답에 대한 직접적인 비교는 이후 논의 섹션에서 제공된다.

 

3.3.3 Bias-dependence of pulsed-laser-induced SET

그림 3.10 (a) 및 (b)는 Wfin = 9 nm인 디바이스에 대해 VG = Vth 조건에서 서로 다른 드레인 바이어스 하에 소스에서 드레인 방향으로 선형 스캔했을 때의 드레인 피크 전류와 드레인 수집 전하의 변화를 보여준다. VS = VD = 0 V일 때는 채널을 따라 전기장이 존재하지 않기 때문에 트랜지언트는 주로 접합에서 발생하며, 소스와 드레인 사이에 바이어스를 인가했을 때보다 훨씬 작다. 따라서 VD ≠ VS일 경우 트랜지언트는 주로 채널 내 전하 수집에 의해 발생한다.

Figure 3.10: (a) Peak drain current and (b) drain collected charge change along a line scan under different source and drain biases.

 

드레인 바이어스가 증가함에 따라 드레인 피크 전류와 수집된 전하가 증가하는데, 이는 채널을 따라 형성된 높은 전기장이 전하 수집 효율을 향상시키기 때문이다. 이러한 현상은 더 넓은 핀 너비를 가진 디바이스에서도 관찰된다 [15], [70], [71]. 트랜지언트는 주로 [70]에서 논의된 레이저 바이패스(shunt) 및 기생 바이폴라(parasitic bipolar) 메커니즘에 의해 수집된다. 게이트 길이가 80 nm에 불과하고 레이저 스폿의 직경이 약 1.2 µm이기 때문에, 레이저 스폿이 채널을 덮을 경우 바이패스 효과가 작용하여 광 여기된 캐리어가 소스와 드레인을 단락시켜 큰 순간 전류를 유도한다 [70], [69].

기생 바이폴라 효과는 레이저에 의해 생성된 정공이 낮은 이동도로 인해 채널 아래에 축적될 때 중요한 역할을 하며, 이는 소스-채널 장벽을 낮추고 소스에서 드레인으로의 전류 경로를 유도한다 [70]. 따라서 레이저 스폿이 채널에서 벗어난 위치(x = ±4 µm 등)에 있을 때도 상당한 트랜지언트가 관찰되며, 이는 VS = VD = 0일 때 소스나 드레인 접합에 레이저가 조사되었을 때보다 훨씬 크다. 이러한 현상은 Si 기반 InGaAs FinFET [71]이나 Si 및 SiGe FinFET [67], [69], [101]에서 관찰된 것과는 크게 다르며, 후자의 경우 소스와 드레인 단자가 연결되어 있을 때 많은 양의 전하가 수집되며, 이는 채널을 따라 전기장이 없을 때 접합이 전하 수집에 중요한 역할을 한다는 것을 나타낸다.

그림 3.11은 Wfin = 7 nm인 디바이스에 대해 디바이스가 바이어스된 상태에서 서로 다른 게이트 바이어스 조건에서의 드레인 전류 트랜지언트를 보여준다. 레이저 스폿은 채널 중심에 위치하였으며, VDS는 0.5 V로 고정되었다. 여기서 오버드라이브 전압 VOV는 VGS - Vth이다. 드레인 피크 전류는 오버드라이브 전압에 따라 크게 변하지 않으며, 이는 평면형 III-V MOSFET [77]과는 대조적이다. 약 1.5 ns에서 나타나는 작은 범프는 DUT와 오실로스코프 사이의 신호 경로에 있는 구성 요소에서 반사된 신호 때문이다.

이러한 현상은 디바이스가 양쪽 측면의 게이트에 의해 제어되며, 이들이 핀 아래의 기판에 미치는 영향이 제한적이기 때문에 발생한다. 그러나 평면형 III-V MOSFET [77]에서는 타격 전후의 전자 밀도 차이인 초과 전자 밀도가 인버전 상태에서 크게 감소한다. 이는 조사 중 생성된 캐리어 수가 매우 많기 때문에 서로 다른 게이트 전압에서도 타격 후 전자 밀도가 거의 동일하며, 반면 평면 디바이스에서는 오버드라이브 전압이 증가함에 따라 타격 전 전자 밀도가 증가하기 때문이다. 또한, 오버드라이브 전압이 클수록 꼬리 전류가 더 높게 나타나며, 이는 [70]의 더 넓은 핀 디바이스나 GaAs MESFET [75]의 응답과 유사하다.

 

Figure 3.11: Drain current transients for InGaAs FinFETs with Wfin=7 nm at several gate bias conditions.

 

3.3.4 Energy-dependence of pulsed-laser-induced SET

그림 3.12는 Wfin=5 nm인 소자에 대해 펄스 레이저 에너지에 따른 피크 드레인 전류(왼쪽 축)와 드레인 수집 전하(오른쪽 축)의 의존성을 보여준다. 바이어스 조건은 VGS=Vth 및 VDS=0.5 V로 고정되어 있다. 에너지가 증가함에 따라 더 많은 캐리어가 생성되며, 이에 따라 피크 전류와 수집 전하가 증가하게 된다. 이들 사이의 서브선형 관계는 1260 nm의 레이저 조사 하에서 캐리어 생성 과정에서 단일 광자 흡수와 이광자 흡수가 모두 발생함을 나타낸다.

Figure 3.12: Peak drain current (left) and drain collected charge (right) change with the pulsed-laser energy.

 

3.4 TCAD Simulation

전하 수집 메커니즘을 보다 깊이 이해하기 위해 3차원 기술 컴퓨터 지원 설계(TCAD) 시뮬레이션을 수행하였다. 시뮬레이션된 소자의 모든 핵심 파라미터는 게이트 길이, 핀 너비, 다양한 층의 두께를 포함하여 실험된 소자와 동일하나, 효율성을 위해 InP 반절연 기판의 두께만 20 µm로 축소하였다. 시뮬레이션 구조는 하나의 핀을 포함하며, 추가적인 병렬 핀들도 동일한 경향과 메커니즘을 나타낸다. SET는 시간과 공간 모두에서 가우시안 분포를 갖는 전하를 주입함으로써 시뮬레이션되었다. 가우시안 분포의 특성 너비는 50 nm이며, 타격은 1 ns에 중심을 두고 특성 시간은 2 ps이다. 주입된 전하의 양은 게이트 상단에서 기판까지 수직으로 8 µm를 따라 76 fC/µm이며, 채널 중앙에 중심을 둔다. TCAD 시뮬레이션에 사용된 파라미터는 더 넓은 핀 소자에 대해 이전 연구에서 사용된 것과 동일하며 [70], [15], 이는 더 큰 소자에 대해 보고된 핀 너비 의존성과의 일관성을 확보할 수 있게 한다.

그림 3.13 (a)는 세 가지 서로 다른 핀 너비(모두 10 nm 미만)를 가진 소자에 대해 시간에 따른 시뮬레이션된 드레인 전류를 보여준다. 전류의 빠른 상승과 그 뒤를 따르는 비교적 긴 꼬리 현상은 그림 3.7에 제시된 실험 결과와 일치한다. 또한, 더 넓은 핀을 가진 소자는 더 높은 전류 피크와 더 많은 전하 수집을 나타내며, 이는 그림 3.9 (a) 및 (b)에 제시된 실험 데이터와도 일치한다. 그림 3.13 (b)는 Wfin = 9 nm인 소자에 대해 소스에서 드레인까지 채널을 따라 전하 주입 전후의 전도대 에너지의 시간적 변화를 보여준다. 전하가 주입되면 소스-채널 장벽이 빠르게 낮아지고, 10 ns 시점에는 약 0.1 eV까지 회복된다. 이러한 장벽 저하 현상은 채널층 아래에 누적된 정공에 의해 발생하며, 전하 수집에서 기생 바이폴라 효과를 나타낸다. 이러한 시뮬레이션 결과는 10 nm 이하 핀 너비를 가진 소자에 대해 더 넓은 핀 소자에서의 결과와 일치한다 [70], [15].

Figure 3.13: (a) Drain current transients for InGaAs FinFETs with sub-10-nm fin widths in TCAD simulations. (b) Evolution of conduction band energy along the channel. Charge was injected at 1 ns.

 

이전 연구 [70], [15], [75], [114]에서 다룬 기생 바이폴라 효과에 대한 이해를 더 작은 핀 너비로 확장하기 위해, 그림 3.14는 10 nm 이하 영역의 다양한 핀 너비를 가진 소자에 대해 채널을 따라 나타나는 전도대 에너지를 보여준다. 해당 시간은 최대 전하 주입 시점을 나타낸다. 더 넓은 핀을 가진 소자에서는 소스-채널 장벽이 더 낮게 관찰되며, 이는 더 강한 기생 바이폴라 효과와 더 많은 전하 수집을 의미한다.

Figure 3.14: Conduction band energy along the channel layer for the devices with different fin widths in the sub-10-nm region, at 1 ns (peak of the charge deposition).

 

3.5 Discussion

더 넓은 핀 너비를 가진 소자에 대한 이전 연구 [15]와의 비교를 용이하게 하고 스케일링 효과를 설명하기 위해, 그림 3.9 (a)에 제시된 10 nm 이하 핀 너비를 가진 소자의 SET 응답은 레이저 에너지, 게이트 길이, 핀 개수를 고려하여 경험적으로 스케일링되었으며, 이를 통해 두 소자 집합을 보다 직접적으로 비교할 수 있다. 그림 3.9 (a)와 그림 3.9 (c)에서 Wfin = 9 nm인 소자의 x = 0 위치에서의 피크 드레인 전류 비율로 결과를 스케일링하면 곡선 간의 매우 우수한 일치를 얻을 수 있다.

그림 3.15는 핀 너비가 5 nm에서 30 nm까지인 소자에 대해 선 스캔을 따라 측정된 피크 드레인 전류를 보여주며, 이전 연구 [15]의 데이터와 본 연구에서 스케일링된 데이터를 모두 포함하고 있다. 그림 3.16은 채널 영역 x = 0 µm에서 조사된 단일 핀에 대해 핀 너비에 따른 스케일링된 드레인 피크 전류를 나타낸다. 두 연구에서 테스트된 전체 소자 범위에 대해 SET 응답은 핀 너비에 따라 직접적으로 변화한다. 이는 더 넓은 소자에서 관찰된 경향이 더 좁고 기술적으로 더 중요한 핀을 가진 소자에서도 발생하는지를 평가하기 위한 정성적 비교이다.

다만, 두 소자 집합은 서로 다른 레이아웃과 공정에서 제작되었으며, 테스트 조건과 레이저 보정도 정확히 동일하지는 않았다. 핀 너비와 SET 응답 간의 정확한 정량적 관계를 전체 너비 범위에 걸쳐 얻기 위해서는 동일한 테스트 칩에서 동일한 실험 조건 하에 동일한 유형의 소자를 테스트해야 한다.

Figure 3.15: Peak drain current along a line scan for InGaAs FinFETs with Wfin = 20, 30 nm from [15] and scaled response of devices with Wfin = 5, 7, 9 nm in this work.

 

Figure 3.16: Scaled peak drain current for a single fin under irradiated at channel region x = 0 µm as a function of fin width from 5 nm to 30 nm.

 

3.6 Summary and Conclusion

레이저에 의해 유도된 SET 응답은 InP 위에 형성된 InGaAs FinFET에서 핀 너비가 10 nm 이하인 소자를 대상으로 조사되었다. 20 nm 및 30 nm 핀 너비를 가진 소자에서의 결과와 일관되게, 더 넓은 핀을 가진 소자에서 더 많은 전하와 더 높은 피크 전류가 관찰되며, 이는 전하 수집을 위한 민감한 부피가 증가했기 때문인 것으로 보인다. 이러한 스케일링 경향은 소스-채널 장벽 저하의 회복 시간 변화 및 소스-채널 공핍 영역의 면적 변화와도 관련이 있을 수 있다. 수집된 전하는 대부분 채널에서 유래하며, 소스 또는 드레인이 바이어스될 때 접합 공핍 영역에서의 전하 수집 기여는 무시할 수 있을 정도로 작다. 드레인-소스 바이어스가 높을수록 채널을 따라 더 높은 전기장이 형성되어 더 큰 피크 전류와 향상된 전하 수집을 유도한다. 오버드라이브 전압이 커지면 채널 내 피크 전류에는 큰 변화가 없지만, 기판에서의 꼬리 전류는 증가한다. 전하 수집은 레이저 스폿이 채널에 위치할 때 레이저-셔트 효과에 의해 강하게 영향을 받으며, 채널 아래에 누적된 정공에 의해 발생하는 기생 바이폴라 효과에 의해서도 영향을 받는다. TCAD 시뮬레이션은 실험에서 관찰된 핀 너비에 따른 SET 응답과 일치하며, 기생 바이폴라 효과가 더 넓은 핀을 가진 소자에서 더 강하게 나타남을 보여준다. 이러한 결과는 더 넓은 핀 소자에서 관찰된 스케일링 경향의 범위를 크게 확장하며, 고도로 스케일링된 InGaAs FinFET의 우주 전자기기 활용 가능성을 강화한다.

 

 

CHAPTER 4

Impacts of Through-Silicon Vias on Total-Ionizing-Dose Effects and Low-Frequency Noise in Advanced FinFETs

 

이 장은 IEEE Transactions on Nuclear Science에 게재된 “Impacts of Through-Silicon Vias on Total-Ionizing-Dose Effects and Low-Frequency Noise in FinFETs” 논문을 기반으로 수정·재구성한 것이며, 출판사와 공동 저자들인 En Xia Zhang, Mariia Gorchichko, Peng Fei Wang, Mahmud Reaz, Simeng E Zhao, Gaspard Hiblot, Stefaan Van Huylenbroeck, Anne Jourdain, Michael L Alles, Robert A Reed, Daniel M Fleetwood, Ronald D Schrimpf의 허락을 받아 재수록한 것이다.

 

• K. Li et al., ”Impacts of Through-Silicon Vias on Total-Ionizing-Dose Effects and LowFrequency Noise in FinFETs,” IEEE Trans. Nucl. Sci., vol. 68, no. 5, pp. 740-747, May 2021.

 

4.1 Introduction

게이트 유전체 및 접합 기술이 물리적 한계에 가까워짐에 따라, 3차원(3D) 집적 회로(IC)는 칩 성능, 기능성, 소자 집적 밀도의 향상으로 인해 많은 주목을 받고 있다 [55]. 3D-IC 기술에서는 여러 층의 칩이 수직으로 적층되며, 이를 통해 실리콘 관통 비아(TSV) 및 마이크로범프를 통해 전기적으로 연결된다. 이러한 구조는 2D-IC에 비해 전체 상호 연결 길이를 단축시켜 [2], 배선 효율을 약 15% 향상시키고, 총 활성 전력을 10% 이상 감소시키며, 제조 비용도 절감할 수 있다 [54].

하지만 TSV의 제조 공정은 게이트 및 필드 산화막의 전하 트랩 특성에 영향을 줄 수 있다. 예를 들어, 열 사이클링 및 웨이퍼 박리 과정에서 필드 산화막에 국부적인 기계적 스트레스와 결함이 유도될 수 있으며 [115], TSV 식각 중 발생하는 플라즈마 유도 전하 축적은 게이트 또는 절연 산화막에서 트랩 생성이 증가할 수 있다 [16, 116, 117]. 또한 TSV 충전 금속 주변에서의 선량 증강 효과는 인접 산화막의 선량을 증가시킬 수 있다 [32], [118].

따라서 이러한 소자가 우주 시스템이나 입자 가속기와 같은 고방사선 환경에서 사용될 가능성에 앞서, TSV 통합이 총 이온화 선량(TID) 응답 및 저주파 잡음에 미치는 영향을 평가하는 것이 중요하다 [32], [35].

본 연구 [17]에서는 SiO₂/HfO₂ 게이트 유전체를 갖는 고급 벌크형 nMOS 및 pMOS FinFET에서 TID 효과와 저주파 잡음을 평가하였다. TSV 통합 여부를 제외하고 동일하게 제작된 소자들은 최대 2 Mrad(SiO₂)까지 임계 전압 변화가 25 mV 이하이며, 최대 트랜스컨덕턴스 변화도 1% 이하로 나타났다. TSV 통합은 임계 전압 변화, 서브스레숄드 스윙 열화, Ion/Ioff 비율에 거의 영향을 주지 않는다. 각 소자 유형에 대해 TID 조사 전후로 유사한 저주파 잡음 크기 및 주파수 의존성이 관찰되었다.

nMOS 소자에서 잡음의 원인이 되는 인터페이스 근처의 전자 트랩의 유효 밀도는 표면 전위가 밴드갭 중앙으로 이동할수록 증가하며, pMOS 소자에서는 잡음을 유발하는 정공 트랩의 유효 밀도가 표면 전위가 가전자대 가장자리로 이동할수록 증가한다.

 

4.2 Device and Experiments

트랜지스터 채널 근처(약 1 µm)에 TSV 후공정 통합 여부에 따라 제작된 벌크 FinFET 소자는 imec에 의해 제작되었다 [16]. TSV는 직경 1 µm, 깊이 5 µm이며, 100 nm 두께의 SiO₂ 라이너로 절연되고 Cu로 채워져 있다. 해당 FinFET는 치환 금속 게이트(replacement metal gate), 인시투 도핑된 에피택셜 접합(in-situ doped epitaxial junction), 그리고 2단계 다마신 텅스텐 로컬 상호연결 구조를 갖는다. 그림 4.1 (a)는 해당 기술의 단면도를 보여준다 [16]. FinFET에는 총 220개의 핀이 있으며, 핀의 높이는 26 nm, 너비는 7 nm, 피치는 45 nm이다. 게이트 길이는 1 µm이며, 게이트 유전체는 0.5 nm 두께의 SiOx 계면층과 2 nm 두께의 HfO₂ 층으로 구성되어 있으며, 유효 산화막 두께(EOT)는 0.9 nm이다. 게이트 금속은 텅스텐이며, 게이트 산화막에 가까운 위치에 얇은 일함수 금속층이 포함되어 있다. 그림 4.1 (b)는 개별 핀의 측면 개략도를 보여준다.

Figure 4.1: (a) Cross-sectional diagram of a bulk FinFET with 1×5 µm TSV via-last integration [16]. (b) Side-view schematic diagram of an individual fin

 

소자들은 Vanderbilt University에서 ARACOR Model 4100 X선 조사 장비를 사용하여 실온에서 조사되었으며, 최대 에너지 주입은 약 10 keV이다 [32]. 조사율은 30.3 krad(SiO₂)/분이다. 모든 소자는 누적 선량 2 Mrad(SiO₂)까지 단계적으로 조사되었으며, 이후 실온에서 60분간 어닐링되었다. 이온화 선량과 조사율은 SiO₂에서의 평형 선량 기준으로 참조되어 보정의 일관성을 유지하고 다른 연구와의 비교를 용이하게 한다 [32].

조사 및 어닐링 동안 소자들은 일반적인 동작 조건과 유사한 바이어스 상태에서 유지되었다: “+1 V”(Vgs = +1 V, Vds = 0 V), “0 V”(Vgs = 0 V, Vds = 0 V), “-1 V”(Vgs = -1 V, Vds = 0 V). 조사 중에는 소스, 드레인, 바디 접점이 모두 접지되었다.

Id−Vg 전달 특성은 Agilent 4156B 반도체 파라미터 분석기를 사용하여 Vd = 0.05 V에서 측정되었다. 각 소자에 대해 IV 곡선은 조사 전, 누적 선량 30 Krad, 100 Krad, 200 Krad, 300 Krad, 500 Krad, 1 Mrad, 2 Mrad(SiO₂) 후, 그리고 어닐링 시간 5, 15, 30, 60분 후에 각각 측정되었다. 임계 전압 Vth는 Id−Vg 곡선의 최대 1차 미분에서 선형 외삽한 x절편을 계산하고 Vd/2를 차감하여 추정하였다 [119].

본 연구에서는 24개 이상의 소자가 테스트되었으며, 이 중 최소 12개는 TSV 후공정 통합이 포함되었고, 최소 12개는 TSV가 통합되지 않은 명목상 동일한 소자였다. 모든 결과에 대해 각 유형의 소자에서 최소 2개 이상이 측정되었다. 각 조건에서 소자 간 방사선 응답의 변동성은 10% 이하이며, 오차 막대는 소자 응답의 범위를 나타낸다.

잡음 전력 스펙트럼 밀도 SVd는 실온에서 2 Hz에서 400 Hz 범위의 주파수에 대해 백그라운드 잡음 보정을 포함하여 측정되었다 [39]. 드레인 전압은 0.05 V였으며, 게이트 전압은 nMOS의 경우 Vth보다 0.1 V에서 0.45 V 높은 범위, pMOS의 경우 Vth보다 -0.1 V에서 -0.45 V 낮은 범위에서 변화시켰다. 소스, 바디, 기판은 모두 접지되었다.

 

4.3 Experimental Results and Discussion

4.3.1 Impact of TSV via-last integration on TID effects

TID(Total Ionizing Dose) 조사 및 어닐링 동안 적용된 시간과 전압과 유사한 조건으로 바이어스를 인가한 비조사 소자를 시험하는 것은, 소자의 안정성을 평가하고 IV 곡선의 변화(shift)를 통해 TID 조사 효과와 바이어스 효과를 분리하기 위한 일반적인 방법이다[120]. 예를 들어, 그림 4.2는 TSV(Through-Silicon Via) 통합이 적용된 nMOS FinFET의 V_d = 0.05 V에서의 I_d−V_g 전달 특성을 보여주며, “+1 V” 및 “−1 V” 바이어스 조건에서 각각 2시간 동안 테스트한 결과이다. 모든 곡선이 서로 겹쳐져 있어, TSV 통합이 적용된 비조사 소자가 다양한 바이어스 조건에서도 매우 안정적임을 나타낸다. 문턱 전압(V_th)의 변화는 2 mV 이하이며, 온상태 전류의 변화는 5% 이하이다. 이러한 뛰어난 안정성은 pMOS 및 TSV 통합이 없는 소자에서도 모든 바이어스 조건에서 동일하게 관찰된다.

Figure 4.2: Id −Vg transfer characteristics at Vd = 0.05 V for an nMOS FinFET with TSV integration at “+1 V”, “-1 V” biasing condition, for a duration (2h) comparable to that applied during TID irradiation and annealing processes. All curves lie on top of one another.

 

그림 4.3은 TSV 통합이 적용된 nMOS FinFET을 최대 2 Mrad(SiO₂)까지 조사하고, 각각 “−1 V”, “0 V”, “+1 V” 바이어스 조건에서 실온에서 60분간 어닐링한 후의 V_d = 0.05 V에서의 I_d−V_g 곡선을 보여준다. “−1 V” 바이어스 조건에서 조사된 소자는 “0 V” 조건에서 조사된 소자보다 변화가 적거나 유사한 수준을 보이며, “+1 V” 조건에서 조사된 소자는 가장 큰 변화를 나타낸다. 그림 4.4는 TSV 통합이 없는 nMOS FinFET에 대한 유사한 결과를 보여준다. 모든 바이어스 조건에서 두 소자 유형 모두 오프 상태 누설 전류가 총 조사 선량에 따라 증가한다. 이는 그림 4.1(b)에 나타난 서브 핀 영역의 STI(Shallow Trench Isolation)에서 방사선에 의해 유도된 트랩 전하가 증가하기 때문이다.

Figure 4.3: Id −Vg curves at Vd = 0.05 V for nMOS FinFETs with TSV integration near the channel as functions of dose up to 2 Mrad(SiO2) and annealing at RT for 1 hour for the (a) “-1 V”, (b) ”0 V”, and (c) “+1 V” bias conditions.

 

Figure 4.4: Id −Vg curves at Vd = 0.05 V for nMOS FinFETs without TSV integration near the channel as functions of dose up to 2 Mrad(SiO2) and annealing at RT for 1 hour for the (a) “-1 V”, (b) ”0 V”, and (c) “+1 V” bias conditions.

 

조사 중에는 고에너지 입자가 STI 산화막 영역에서 많은 전자-정공 쌍을 생성하며, 전자는 높은 이동도로 인해 쉽게 빠져나가지만, 정공은 산화막 내에서 느리게 이동하면서 결함에 의해 쉽게 트랩된다. 이러한 트랩된 양전하는 STI 가장자리 근처의 p형 실리콘을 반전시켜 드레인에서 소스로의 기생 누설 경로를 생성할 수 있다[121]122][123]. 바이어스 조건 중 “+1 V” 조건에서 누설 전류가 가장 많이 증가하는데, 이는 이 조건에서 조사된 경우 STI 내 트랩된 전하 밀도가 가장 높음을 나타낸다.

모든 경우에서 오프 상태 누설 전류는 총 이온화 선량이 증가함에 따라 증가한다. 이는 STI 영역에 더 많은 입자가 들어오면 더 많은 전자-정공 쌍이 생성되고, 결과적으로 더 많은 양전하 트랩이 형성되기 때문이다. 2 Mrad(SiO₂) 조사 후 각 조건에서 1시간 어닐링을 수행하면, 전자에 의해 양전하 트랩이 중화되어 회복이 촉진되며, 이로 인해 모든 바이어스 조건에서 어닐링 후 소자의 누설 전류(점선)가 조사 직후보다 감소하게 된다. 조사 전후의 주요 파라미터 변화는 이후에 분석될 예정이다.

Figure 4.5: (a) Vth shifts and (b) normalized maximum transconductance variations for nMOS bulk FinFETs with TSV integration (solid lines) and without TSV integration (dash lines) irradiated and annealed at RT in the “-1 V”, “0 V”, and “+1 V” bias conditions. Error bars denote the ranges of device responses.

 

Figure 4.6: Changes in (a) subthreshold swing degradation and (b) Ion/Io f f ratios as functions of dose and RT annealing for the nMOS devices and experimental conditions of Fig. 4.5. Error bars denote the ranges of device responses.

 

그림 4.3 및 그림 4.4의 IV 곡선으로부터, 문턱 전압(V_{th}), 최대 트랜스컨덕턴스(G_m), 서브스레숄드 스윙(subthreshold swing), I_{on}/I_{off} 비율과 같은 여러 핵심 전기적 파라미터를 추출할 수 있으며, 이는 조사 중 게이트 산화막 또는 필드 산화막의 특성 변화를 평가하는 데 사용된다. 그림 4.5는 그림 4.3 및 그림 4.4의 소자에 대해 세 가지 조사 바이어스 조건에서의 (a) V_{th} 변화와 (b) 최대 트랜스컨덕턴스 변화를 보여준다. 그림 4.6은 (a) 서브스레숄드 스윙 열화와 (b) I_{on}/I_{off} 비율의 변화를 나타낸다. TSV 통합이 적용된 소자의 파라미터는 실선으로, TSV 통합이 적용되지 않은 소자는 점선으로 표시되어 있다. 모든 경우에서 V_{th} 변화는 0.025 V 이하이며, 유사한 바이어스 조건에서 조사된 소자 유형 간의 응답 변화는 10% 이하이다. 게이트 전압 스윕 간격이 10 mV임을 고려할 때, 문턱 전압의 25 mV 변화는 TID 조사 하에서 거의 무시할 수 있는 수준이다. 이러한 우수한 TID 응답은 게이트 유전체층 내 방사선 유도 순 양전하 트랩 밀도가 낮고, FinFET 구조로 인한 뛰어난 게이트 전기 정전 제어 능력과 일치한다[122–125].

일반적인 nMOSFET에서 드라이브 전류 I_D는 다음과 같이 표현된다:

여기서,  µ¯n 은 표면 전자 이동도(벌크 물질 내 이동도와는 다름), W와 L은 각각 채널의 폭과 길이, C_i는 절연체의 정전용량(capacitance)이다. 명백히,

은 n채널 MOSFET의 트랜스컨덕턴스에 비례하며, 이는 일반적인 FinFET에도 적용된다.

따라서, 채널 길이, 폭, 게이트 유전체가 고정된 FinFET의 경우, 트랜스컨덕턴스의 변화는 표면 전자 이동도의 변화를 나타내는 지표가 될 수 있으며, 이는 TID 조사 중 인터페이스 트랩 생성에 의해 영향을 받을 수 있다. 그림 4.5(b)로부터, 모든 소자 및 바이어스 조건에서 최대 트랜스컨덕턴스의 변화는 1% 미만임을 확인할 수 있다. 이는 두 소자 유형 모두에서 게이트 산화막에 대한 TID 영향이 미미함을 보여준다. 또한, V_{th} 및 G_m 변화가 유사하게 작다는 점을 고려할 때, TSV 후공정(via-last) 통합이 게이트 산화막에서의 TID 영향에 미치는 영향은 무시할 수 있는 수준임을 알 수 있다.

서브스레숄드 스윙 및 I_{on}/I_{off} 비율(여기서 I_{on}은 V_g = 1 V, I_{off}는 V_g = –0.2 V에서 정의됨)의 열화는 두 소자 모두에서 오프 상태의 서브 핀 누설에 기인한다[121–123]. 모든 경우에서 온 상태 전류의 감소는 3% 이하이다. 그림 4.6은 서브스레숄드 특성과 오프 상태 누설 전류의 최악의 열화가 “+1 V” 바이어스 조건에서 발생하며, “0 V” 조건이 그 다음, “−1 V” 조건이 가장 적은 열화를 보임을 확인시켜준다. 이러한 바이어스에 따른 서브스레숄드 응답의 경향은, 게이트 산화막 전기장을 계산할 때 약 Φms of ∼ 0.6 eV 의 일 함수 차이를 고려하면 명확히 설명된다. “+1 V” 조건은 가장 높은 전기장(6.4 MV/cm), “0 V” 조건은 그 다음(2.4 MV/cm), “−1 V” 조건은 가장 낮은 전기장(1.6 MV/cm)을 갖는다. 채널에 가장 가까운 STI 영역에서의 전기장 크기 및 방향의 경향은 관측된 서브스레숄드 누설 수준을 결정하며 유사한 스케일을 따른다[121], [124], [125].

따라서, STI 내 트랩 산화막 전하의 생성 수율 및 트랩 밀도는 “+1 V” 조건에서 가장 높고, “0 V” 및 “−1 V” 조건에서는 감소된 수율과 트랩 밀도를 보인다[32], [41], [122], [123], [125–128]. 양의 게이트 바이어스는 또한 STI와 채널의 인터페이스에서의 양전하 트랩 밀도를 “0 V” 및 “−1 V” 조건보다 증가시킨다[32], [129]. 따라서 핀 하부의 누설 경로는 “+1 V” 조건에서 가장 크게 영향을 받고, “0 V” 조건이 그 다음, “−1 V” 조건이 가장 적게 영향을 받는다. 그림 F.3 및 그림 4.4에 제시된 I_d−V_g 곡선을 함께 고려하면, 서브스레숄드 스윙 및 I_{on}/I_{off} 비율의 열화는 오프 상태 영역에서의 누설 전류 증가에 기인함을 유추할 수 있다. 따라서 이 두 파라미터의 변화는 필드 산화막(STI, 서브 핀 영역)의 전하 트랩 특성 변화에 대한 지표가 될 수 있다. 그림 4.6에 제시된 바와 같이, 세 가지 바이어스 조건 하에서 두 소자 유형 모두 유사한 변화를 보이므로, 필드 산화막에서의 TID 영향에 대한 TSV 후공정 통합의 영향도 미미함을 알 수 있다.

그림 4.3 및 그림 4.4와 유사하게, 채널 근처에 TSV 통합이 적용된 경우와 적용되지 않은 경우의 pMOS FinFET에 대해, 조사 선량이 최대 2 Mrad(SiO₂)까지 증가함에 따른 V_d = 0.05 V에서의 I_d−V_g 곡선과 실온(RT)에서 1시간 어닐링한 결과가 (a) “−1 V”, (b) “0 V”, (c) “+1 V” 바이어스 조건에 대해 각각 그림 4.7 및 그림 4.8에 제시되어 있다. nMOS 소자에서와 마찬가지로, TSV 통합 여부에 관계없이 유사한 TID 응답이 관찰된다.

 

Figure 4.7: Id −Vg curves at Vd = 0.05 V for pMOS FinFETs with TSV integration near the channel as functions of dose up to 2 Mrad(SiO2) and annealing at RT for 1 hour for the (a) “-1 V”, (b) ”0 V”, and (c) “+1 V” bias conditions.

 

 

Figure 4.8: Id −Vg curves at Vd = 0.05 V for pMOS FinFETs without TSV integration near the channel as functions of dose up to 2 Mrad(SiO2) and annealing at RT for 1 hour for the (a) “-1 V”, (b) ”0 V”, and (c) “+1 V” bias conditions.

 

TSV 통합이 적용된 경우와 적용되지 않은 두 종류의 pMOS FinFET 모두에서, 문턱 전압(V_{th}) 변화는 6 mV 이하이며, 최대 트랜스컨덕턴스(G_m) 변화는 10% 이하, 서브스레숄드 스윙(subthreshold swing) 변화 역시 조사 전후 모두 10% 이하이다. 이러한 유사한 결과는 세 가지 바이어스 조건에서 조사된 pMOS 소자에서도 동일하게 관찰되며, 이는 TSV 통합이 이러한 소자에서 TID 효과에 미치는 영향이 무시할 수 있는 수준임을 다시 한번 보여준다.

그러나 nMOS 소자와 비교할 때, pMOS 소자는 바이어스 조건에 관계없이 누설 전류 증가가 매우 제한적으로 나타난다. 이는 pMOS 소자에서 누설 경로를 형성하기 위해서는 n형 기판 표면의 캐리어 극성이 정공(hole)으로 반전되어야 하며, 이를 위해서는 STI(Shallow Trench Isolation) 내 트랩 전하가 음전하이어야 하기 때문이다. 하지만 앞서 언급한 바와 같이, 전자와 정공의 이동도 차이로 인해 서브 핀 STI 영역에서는 양전하 트랩이 지배적으로 존재한다.

따라서, pMOS 소자에서는 어떤 바이어스 조건이 적용되더라도 TID 조사 선량에 따른 누설 전류 변화가 크지 않다. 이는 pMOS 구조의 특성과 STI 내 전하 트랩의 극성에 기인한 결과이다.

 

4.3.2 Impact of TSV via-last integration on 1/f noise

게이트 유전체의 물리적 두께가 약 2.5 nm이고 EOT(등가 산화막 두께)가 0.9 nm이므로, TSV 통합에 의해 게이트 산화막 및/또는 게이트 근처 STI(Shallow Trench Isolation)에 도입된 결함은 조사 전후의 1/f 잡음 특성에 차이를 유발할 가능성이 있다[90], [119], [125], [130]. 따라서 TSV 후공정(via-last) 통합이 저주파 잡음에 미치는 영향을 평가하는 것이 유용하다.

Figure 4.10: Noise magnitude at f = 10 Hz as function of Vgt for nMOS devices without TSV integration at pre-irradiation and post-irradiation. β = 3.2 ± 0.1. Error bars denote the ranges of device responses.

 

그림 4.10은 그림 4.9(a) 및 그림 4.9(b)의 데이터를 기반으로 f = 10 Hz에서의 잡음 크기를 V_{gt}의 함수로 나타낸 것이다. 각 경우에서 S_{Vd} 값은 10% 이하의 차이를 보인다. 결함 에너지 분포가 균일한 경우의 수적 요동(number fluctuation)에 의한 잡음에서는, 잡음의 전압 의존성 기울기 β는 약 2로 예상된다[39], [41]. 그러나 그림 4.10에서는 β = 3.2 ± 0.1로 나타나며, 조사 후에도 변화는 10% 이하이다.

그림 4.10에서 β 값이 2와 크게 차이 나는 것은, 해당 소자에서 잡음을 유발하는 경계 트랩(border trap)이 비균일한 결함 에너지 분포를 가지고 있음을 시사한다[39], [41], [42], [57]. β 값이 2보다 상당히 큰 것은, 경계 트랩의 유효 에너지 분포가 전도대 경계(conduction band edge)로부터 멀어질수록 증가한다는 특성과 일치한다[39], [42], [57].

 

Figure 4.11: Excess voltage-noise power spectral density, SVd , vs. f at several values of Vgt = Vgs - Vth for nMOS FinFETs with TSV integration (a) pre-irradiation, with slope α = 0.95 ± 0.07, and (b) post-irradiation, with slope α = 0.99 ± 0.08.

 

이들 소자에서의 잡음 크기 및 전압 의존성은 Gorchichko 등[131]이 보고한 고유전율(high-K) 게이트 유전체를 갖는 초기 세대 벌크 및 SOI FinFET 연구에서 관찰된 결과와 유사하다.

그림 4.9 및 그림 4.10과 유사한 플롯이 TSV 통합이 적용된 nMOS 소자에 대해 그림 4.11 및 그림 4.12에 제시되어 있다. 조사된 소자와 비조사 소자 모두에서 α 값은 약 5% 이하로 변동하며, S_{Vd} 및 β 값은 약 10% 이하로 변동한다. 따라서 그림 4.9~4.12의 결과는 TSV 후공정(via-last) 통합이 저주파 잡음에 유의미한 영향을 미치지 않음을 보여주며, 이는 두 소자 유형 간 경계 트랩(border-trap) 밀도 또한 유사함을 의미한다[39], [90], [97], [132].

그림 4.9-4.16에 제시되어 있으며, 이들 소자는 “+1 V” 바이어스 조건에서 2 Mrad(SiO₂)까지 조사되었다. 역시 조사된 소자와 비조사 소자 모두에서 α 값은 약 5% 이하로 변동하며, S_{Vd} 및 β 값은 약 10% 이하로 변동한다. 따라서 nMOS 소자에서 관찰된 바와 같이, pMOS 소자에서도 방사선 응답이나 유효 경계 트랩 밀도는 TSV 후공정 통합에 의해 영향을 받지 않는다.

nMOS 소자와는 달리, 그림 4.14 및 그림 4.16에서 pMOS 소자의 β 값은 2보다 작다. 이는 해당 pMOS 소자에서의 유효 경계 트랩 에너지 분포가 밴드갭 중앙(midgap)으로부터 멀어질수록 증가하는 특성과 일치한다[39], [42], [57].

Figure 4.12: Noise magnitude at f = 10 Hz as function of Vgt for nMOS devices with TSV integration at pre-irradiation and post-irradiation. β = 3.2 ± 0.1.

 

Figure 4.13: SVd , vs. f at several values of |Vgt| = |Vgs - Vth| for pMOS FinFETs without TSV integration (a) pre-irradiation, with slope α = 1.10 ± 0.05, and (b) post-irradiation, with slope α = 1.10 ± 0.09. Error bars denote the ranges of device responses.

 

 

Figure 4.14: SVd , vs. f at several values of |Vgt| = |Vgs - Vth| for pMOS FinFETs with TSV integration (a) pre-irradiation, with slope α = 1.17 ± 0.05, and (b) post-irradiation, with slope α = 1.16 ± 0.07. Error bars denote the ranges of device responses.

 

Figure 4.15: Noise magnitude at f = 10 Hz as function of |Vgt| for pMOS devices with TSV integration at pre-irradiation and post-irradiation. β = 1.4 ± 0.1. Error bars denote the ranges of device responses.

 

Figure 4.16: Noise magnitude at f = 10 Hz as function of |Vgt| for pMOS devices without TSV integration at pre-irradiation and post-irradiation. β = 1.3 ± 0.1. Error bars denote the ranges of device responses.

 

이제 1차 수적 요동(first-order number fluctuation) 모델을 적용하여 그림 4.9~4.16의 nMOS 및 pMOS 소자에 대한 유효 경계 트랩 밀도(border-trap density)와 에너지 분포를 추정한다[39], [41], [131], [132]:

여기서 Dt(Ef) 는 특정 게이트 바이어스와 페르미 준위에서 잡음 과정에 기여할 수 있는 단위 에너지당 단위 면적당 트랩의 수를 의미한다. L과 W는 트랜지스터 채널의 길이와 유효 폭이며, q는 전자 전하의 크기, k_B는 볼츠만 상수, T는 절대 온도, C_{OX}는 단위 면적당 게이트 산화막의 정전용량이다. S_{Vd}는 배경 잡음을 보정한 드레인 전압 초과 잡음 전력 스펙트럼 밀도이며, f는 주파수, V_{th}, V_g, V_d는 각각 문턱 전압, 게이트 전압, 드레인 전압이다. \tau_0와 \tau_1는 각각 최소 및 최대 터널링 시간이다[42].

Tri-gate FinFET에서 핀 수가 220개일 경우, W는 다음과 같이 근사된다:

W ≈ 220(F_W + 2F_H)

여기서 F_W는 핀의 폭, F_H는 핀의 높이이다[41], [120], [122–124], [131].

우리는 τ1⁄τ0 ≈ 1012 의 비율을 이전 연구 결과와 일치하도록 추정한다[39], [90], [97], [132], [133].

그림 4.17은 f = 10 Hz에서의 D_t(E_f)를 V_{gt}의 함수로 나타낸 것으로, (a) TSV 통합이 적용되지 않은 소자와 (b) TSV 통합이 적용된 소자에 대한 결과를 보여준다. 그림 4.10 및 그림 4.12의 nMOS 소자에서의 잡음의 전압 의존성 경향과 일치하게, 전압의 크기가 감소함에 따라 유효 전자 트랩 밀도는 크게 증가하며, 이는 결함 에너지가 밴드갭 중앙(midgap) 표면 전위에 가까워짐을 의미한다[39], [42], [57].

Figure 4.17: Effective border-trap energy distribution at f = 10 Hz as a function of Vgt for nMOS and pMOS devices (a) without TSV integration and (b) with TSV integration, before and after 2 Mrad( SiO₂) total dose irradiation.

 

마찬가지로, 그림 4.14 및 그림 4.16의 pMOS 소자에서의 잡음의 전압 의존성 경향과 일치하게, 전압의 크기가 증가함에 따라 유효 정공 트랩 밀도는 크게 증가하며, 이는 결함 에너지가 원자가대(valence band) 경계에 가까워짐을 의미한다[39], [42], [57].

nMOS 소자의 경우, 유효 경계 트랩 밀도는 V₉ - V_th = 0.1 V 일 때 최대 약 ∼1.3 ×10¹³ cm⁻² eV⁻¹ , V₉ - V_th = 0.45 V일 때 최소 약 ∼2 ×10¹² cm⁻² eV⁻¹ 이다. pMOS 소자의 경우, V₉ - V_th = 0.45 V 일 때 최대 약 ∼9 ×10¹² cm⁻² eV⁻¹ , V₉ - V_th = 0.1 V 일 때 최소 약 ∼3 ×10¹² cm⁻² eV⁻¹ 이다. 이러한 트랩 밀도는 고유전율(high-K) 유전체를 사용하는 다른 연구에서 관찰된 값들과 유사하다[39], [41], [100], [131].

본 연구의 소자에서 인터페이스 근처의 SiO₂ 층은 약 0.5 nm로 매우 얇기 때문에, 저주파 잡음을 유발하는 전자 및 정공 트랩의 대부분이 SiO₂ 층에 존재할 가능성은 낮다. SiO₂ 내의 트랩과의 전하 교환은 인터페이스에 매우 가까운 위치에서는 너무 빠르게 일어나기 때문에, 본 연구에서 사용된 주파수 범위의 잡음에 기여하기 어렵다[39], [41], [90], [132].

따라서, 관측된 잡음을 유발하는 결함은 HfO₂ 벌크 내부 또는 SiO₂/HfO₂ 유전체/유전체 인터페이스에 존재할 가능성이 높다[39], [131], [134–138]. HfO₂ 내의 산소 공공(oxygen vacancy)은 전자 및 정공 트랩 준위를 모두 가질 수 있는 것으로 알려져 있으며, 이러한 결함은 수소와 복합체를 이루는 경우가 많다[39], [41], [134–140].

 

4.4 Summary and Discussion

채널 근처에 TSV 후공정(via-last) 통합이 적용된 경우와 적용되지 않은 고성능 FinFET에 대한 총 이온화 선량(TID) 응답이 보고되었다. nMOS 소자에서 최악의 TID 응답은 “+1 V” 바이어스 조건에서 나타나며, 이 조건에서는 가장 높은 전기장, 가장 높은 전하 생성 수율, 그리고 STI(Shallow Trench Isolation) 내에서 가장 많은 정공 트랩이 관찰된다. STI 내 이러한 전하 트랩은 서브스레숄드 스윙(subthreshold swing)과 I_ON/I_OFF 비율을 저하시킨다. 오프 상태 전류는 TID가 증가함에 따라 완만하게 증가한다. 두 소자 모두에서 문턱 전압(V_th)의 변화는 작으며, 이는 얇은 게이트 산화막 내 전하 트랩이 상대적으로 적고 FinFET 구조의 우수한 전기 정전 제어 능력 덕분이다. 소자 조사 중 저주파 잡음 크기에서 유의미한 변화는 관찰되지 않았으며, 이는 V_th 변화가 작다는 점과 일치한다.

nMOS 소자에서 잡음을 유발하는 유효 경계 트랩 밀도는 표면 전위가 전도대(conduction band) 경계로부터 멀어질수록 증가하며, 이는 SiO₂/HfO₂ 기반의 이전 세대 FinFET에서의 응답과 일치한다. 이러한 유사성은 SiO₂/HfO₂ 기반 게이트 유전체를 사용하는 nMOS 소자에서의 1/f 잡음이 HfO₂ 벌크 내부 또는 SiO₂/HfO₂ 인터페이스에 존재하는 전자 트랩에 의해 발생할 가능성이 높음을 시사한다.

pMOS 소자에서 잡음을 유발하는 유효 경계 트랩 밀도는 표면 전위가 원자가대(valence band) 경계로부터 멀어질수록 감소한다. 이러한 결함은 이전 연구에서도 산소 공공(oxygen vacancy)으로 확인되었으며, 수소와 복합체를 이루는 경우가 많은 것으로 알려져 있다. 따라서 이러한 인터페이스 근처 결함의 밀도를 줄이는 것은 본 기술 및 HfO₂ 기반 게이트 스택을 사용하는 다른 기술에서 집적 회로의 성능, 신뢰성 및 방사선 응답을 향상시키는 데 도움이 될 것이다.

마지막으로, TSV 통합은 pMOS 및 nMOS 소자 모두에서 문턱 전압 변화, 최대 트랜스컨덕턴스 변화, 서브스레숄드 스윙 열화, 저주파 잡음, I_ON/I_OFF 비율에 유의미한 영향을 미치지 않으며, 이는 게이트 산화막 및 STI의 전하 트랩 특성이 TSV 통합에 의해 상대적으로 영향을 받지 않음을 나타낸다. 단일 이벤트 효과(single-event effects) 또한 유사하게 영향을 받지 않거나 오히려 개선된다면[141], TSV를 통합한 기술은 우주 및 기타 고방사선 환경에서의 사용에 매우 유망하며, 방사선 내성 저하 없이 칩 기능성을 향상시킬 수 있다.

 

 

CHAPTER 5

Low-Frequency Noise and Border Traps in Irradiated nMOS and pMOS Bulk Si FinFETs with SiO2/HfO2 Gate Dielectrics

 

이 장은 [1] “SiO₂/HfO₂ 게이트 절연막을 가진 조사된 nMOS 및 pMOS 벌크 Si FinFET에서의 저주파 잡음과 경계 트랩(Low-Frequency Noise and Border Traps in Irradiated nMOS and pMOS Bulk Si FinFETs with SiO₂/HfO₂ Gate Dielectrics)” 논문을 바탕으로 수정된 것이다. [2] 본 논문은 2022 IEEE Nuclear and Space Radiation Effects Conference에 제출되었으며, [3] 출판사와 공저자 Xuyi Luo, Rony W. Mohammed, Mariia Gorchichko, Gaspard Hiblot, Stefaan Van Huylenbroeck, Anne Jourdain, Michael L. Alles, Robert A. Reed, En Xia Zhang, Daniel M. Fleetwood, Ronald D. Schrimpf의 허락을 받아 재수록한 것이다.

• K. Li et al., ”Low-Frequency Noise and Border Traps in Irradiated nMOS and pMOS Bulk Si FinFETs with SiO2/HfO2 Gate Dielectrics,” submitted to 2022 IEEE Nuclear and Space Radiation Effects Conference (NSREC), July, 2022.

 

5.1 Introduction

전자 소자와 집적회로(IC)가 발전함에 따라, **유전체 및 채널-유전체 계면에서의 결함 생성과 전하 트래핑(charge trapping)**은 그 성능, 신뢰성, 그리고 방사선 반응을 제한하는 가장 중요한 요인 중 하나가 되었다 [8], [34], [35], [142].
전자 소자에서 저주파 잡음(low-frequency noise)의 가장 중요한 원인은 유전체 내 결함과의 열적으로 활성화된(thermally activated) 전하 운반자(carrier) 상호작용이며, 저주파 잡음 측정은 결함 밀도, 유효 에너지 분포, 그리고 반도체 소자의 미세 구조에 대한 중요한 통찰을 제공한다 [18], [37–39], [99], [100].

1/f 잡음의 주파수 및 온도 의존성을 측정하면 Dutta와 Horn 이론 [38], [39]을 통해 유효 결함 에너지 분포를 추정할 수 있다. 또한, MOS 소자의 저주파 잡음에 대한 수 변동(number fluctuation) 모델을 이용하면, 고정된 온도에서 접근 가능한 표면 전위의 제한된 범위 내에서 유효 결함 밀도 및 에너지 의존성을 추정할 수도 있다 [42–44], [57].

이전 연구에서는, 동일한 공정 기술로 제작된 가공 전(as-processed) 및 조사 후(irradiated)의 벌크 Si nMOS 및 pMOS FinFETs에 대해 실온에서 수행된 게이트 의존적 저주파 잡음 측정을 통해 유효 경계 트랩(border trap) 밀도가 평가되었다 [17]. nMOS 소자의 경우, 유효 경계 트랩 밀도는 밴드갭 중앙(midgap)으로 갈수록 증가하는 것으로 나타났고, pMOS 소자의 경우 유효 경계 트랩 밀도는 가전자대(valence band) 방향으로 증가하는 것으로 나타났다.

본 연구에서는 이러한 소자들의 저주파 잡음을 80 K에서 320 K 사이의 온도 범위에서 상세히 비교하였다. 조사 및 어닐링 후, 여러 온도에서 두 소자 유형 모두에 대해 게이트 전압 의존적 1/f 잡음을 조사하였으며, 모든 경우에서 [17]과 유사한 결과가 나타났다.

• nMOS의 경우, 온도가 증가함에 따라 잡음이 전반적으로 감소하였으며, 약 95 K, 155 K, 215 K 부근에서 결함 관련 피크가 뚜렷하게 나타났다.
• 반면, pMOS의 경우, 온도가 증가할수록 잡음 크기가 전반적으로 증가하였으며, 특정 결함에 대응하는 뚜렷한 피크는 관찰되지 않았다.

또한, 소자에 80 °C (353 K)에서의 바이어스 스트레스 또는 최대 2 Mrad(SiO₂)까지의 방사선 조사를 가했을 때도, 잡음 및 유효 에너지 분포는 비교적 작은 변화만을 보였다.

모든 경우에서 Dutta–Horn 분석의 적용 가능성이 입증되었으며, 이는 잡음이 에너지 분포가 kT에 비해 느리게 변화하는 열적으로 활성화된 과정에 의해 발생함을 보여준다 (여기서 k는 볼츠만 상수, T는 절대온도).

마지막으로, 잡음의 온도 의존성에 대한 Dutta–Horn 분석으로부터 추론된 에너지 분포의 경향은, 게이트 전압에 따른 잡음 측정으로부터 얻은 결과와 정성적으로 일치하며, 두 종류의 FinFET 모두에서 동일한 경향을 보였다.

 

5.2 Experimental Details

5.2.1 Device structure

Bulk Si FinFET은 imec에서 제작되었으며, 핀(fin) 수는 220개, 핀 높이는 26 nm, 핀 폭은 7 nm, 핀 피치는 45 nm이다 [16].
게이트 길이는 1 µm이고, **게이트 절연막(gate dielectric)**은 **0.5 nm 두께의 SiOₓ 계면층(interfacial layer)**과 2 nm 두께의 HfO₂ 층으로 구성되어 있으며, 이로 인해 **유효 산화막 두께(EOT, Equivalent Oxide Thickness)**는 0.9 nm가 된다.

**게이트 금속(gate metal)**은 텅스텐(W)으로 이루어져 있으며, **W층과 게이트 산화막 사이에는 얇은 일함수 조절 금속층(work-function metal layer)**이 삽입되어 있다.

그림 1은 **개별 핀의 측면도 개략도(side-view schematic diagram)**를 보여준다 [17], [16].

 

5.2.2 Experimental setup

드레인 전류 대 게이트 전압(Drain current vs. gate voltage, I_d–V_g) 특성은 **Agilent 4156A/B 반도체 파라미터 분석기(semiconductor parameter analyzer)**를 사용하여 측정되었으며, nMOS/pMOS 소자 각각에 대해 V_ds = ±0.05 V에서 측정되었다.

**임계 전압(V_th)**은 Id–Vg 곡선의 1차 미분이 최대가 되는 지점에서의 선형 외삽(linear extrapolation)의 x절편을 계산하고, 거기서 V_ds/2를 감산하여 추출하였다 [119].

**저주파 잡음 전력 스펙트럼 밀도(Svd)**는 **배경 잡음(background noise)**을 보정하여 측정되었으며, **드레인 전압(Vd)**은 nMOSFET과 pMOSFET 모두에서 0.05 V로 설정되었다. 이때 **소스(source), 바디(body), 그리고 서브스트레이트(substrate)**는 **접지(grounded)**되었다 [39].

측정은 온도 80 K에서 320 K, 주파수 2 Hz에서 400 Hz 범위에서 수행되었다.
게이트 전압(Vg)은

• nMOS 소자의 경우 Vth보다 0.1 V에서 0.6 V 높은 구간,
• pMOS 소자의 경우 Vth보다 0.1 V에서 0.5 V 낮은 구간
  으로 변화시켰다.

초기 잡음 측정은 가공 직후(as-processed) 소자에서 수행되었으며, 이후 소자의 안정성을 확인하기 위해 **80 °C (353 K)**에서 V_g = ±0.8 V 조건으로 **바이어스 온도 스트레스(bias-temperature stress)**를 인가하였다 [100], [143].

저주파 잡음 측정을 위한 전기적 연결 회로도는 그림 5.2에 제시되어 있다 [18].

총 이온화 선량(TID, Total Ionizing Dose) 조사는 Vanderbilt University에서 ARACOR Model 4100 X-ray 조사기를 사용하여 **실온(room temperature)**에서 수행되었으며, **피크 에너지 침적(peak energy deposition)**은 10 keV였다 [35]. **선량률(dose rate)**은 30.3 krad(SiO₂)/min으로 설정되었다.

모든 소자는 **총 2 Mrad(SiO₂)**까지 단계적으로 조사(irradiation)되었으며, 이후 **실온에서 60분 동안 어닐링(annealing)**이 수행되었다.
이온화 선량과 선량률은 **SiO₂ 내의 평형선량(equilibrium dose)**을 기준으로 하여 보정의 일관성을 유지하고, 다른 연구와의 비교를 용이하게 하였다 [35].

조사와 어닐링 과정 동안 소자는 “+1 V worst-case condition”(V_gs = +1 V, V_ds = 0 V)에서 바이어스되었으며, 소스(source), 드레인(drain), 바디(body) 단자는 모두 접지되었다 [17].

각 소자 유형별로 최소 3개의 소자가 측정되었으며, **소자 간 응답 변동(device-to-device variation)**은 10% 이하로 나타났다.

 

 

5.3 Experimental Results and Discussion

5.3.1 1/ f noise and border traps in irradiated nMOS FinFETs

그림 5.3은 nMOS 소자의 Id–Vg 특성을 보여준다.
(a)는 80 °C에서 2시간 동안 Vgs = ± 0.8 V로 바이어스 스트레스를 인가한 경우,
(b)는 **총 2 Mrad(SiO₂)**까지 단계적으로 방사선 조사를 수행한 후 실온에서 1시간 동안 어닐링한 경우를 나타낸다.

그림 5.3(a)에서 **임계전압(Vth)**의 이동은 3 mV 미만, **온상태 전류(on-state current)**의 변화는 5 % 미만으로 나타나, 높은 안정성을 보인다. 또한, V_th 변화량은 0.02 V 미만, **트랜스컨덕턴스(gm)**의 변화는 1 % 미만이었다 [17].

그림 5.3(b)에서는 **방사선량이 증가함에 따라 오프상태 누설전류(off-state leakage current)**가 증가하는데, 이는 핀 하부 영역(sub-fin region)의 얕은 트렌치 절연층(STI, shallow trench isolation) 내에 방사선에 의해 전하가 트래핑되었기 때문이다(그림 5.1). 트래핑된 양(+)전하는 **STI 가장자리 근처의 p형 실리콘을 반전(invert)**시켜 **드레인에서 소스로 이어지는 기생 누설 경로(parasitic leakage path)**를 형성할 수 있다 [121], [122], [124].

반도체 소자에서 **저주파 잡음(low-frequency noise)**은 주로 **kT에 비해 넓은 에너지 분포를 가지는 무작위 열 활성화 과정(random thermally-activated processes)**에 의해 발생한다.
Dutta와 Horn은 이러한 과정에서 발생하는 1/f 잡음의 주파수와 온도 의존성이 다음 식과 같이 서로 상관되어 있음을 보였다:

여기서

• SV​는 **열 잡음을 제거한 후의 초과 전압 잡음 전력 스펙트럼 밀도(excess voltage–noise power spectral density)**이며,
• α = −∂SV /∂f , τ0 = 1/f,
• τ0 = 1/f ​는 잡음을 유발하는 과정의 특성 시간(characteristic time),
• ω = 2πf 는 각주파수(angular frequency)를 의미한다.

이 연구에서는, 이전 MOS 연구들과의 일관성을 위해 τ0 = 1.81 × 10-15 s 값을 사용하였다 [18], [39], [100], [144], [145].

식 (5.1)로 표현되는 잡음의 경우, 결함 에너지 분포(defect-energy distribution) D(E0)는 다음 관계식으로부터 측정된 SV로부터 유도될 수 있다:

여기서 **결함 에너지 E0E_0E0​**는 온도와 주파수에 의해 다음 식으로 표현된다 [18], [38], [39]:

잡음이 두 개의 에너지 준위를 포함하는 열적으로 활성화된 과정에서 발생하는 경우, E0​는 **시스템이 한 구성 상태(configurational state)**에서 다른 전하 상태(charge state) 또는 **전하 운반자 산란 확률(carrier scattering probability)**이 다른 상태로 이동하기 위해 **극복해야 하는 에너지 장벽(energy barrier)**을 의미한다 [13], [38], [39].

그림 5.4는 이러한 개념을 도식적으로 보여준다.

 

그림 5.5는 nMOS 소자에 대해, 그림 5.3의 안정성 시험(bias-stress) 및 조사/어닐링(irradiation/annealing) 후의 정규화된 저주파 잡음 SVdf/T(왼쪽 y축)과 이에 대응하는 유효 경계 트랩 에너지 분포 Dt(Ef) (오른쪽 y축)의 변화를 보여준다.
여기서 f = 10 Hz, Vg−Vth≡Vgt=0.3V, **Vd=0.05V**이다.

모든 경우에서 **온도가 증가함에 따라 잡음 크기(noise magnitude)**는 일반적으로 감소하였다.
**바이어스 스트레스 및/또는 2 Mrad(SiO₂)**까지의 조사 시, 동일한 온도에서 **SVdf/T**의 변화는 매우 미미하게 나타났으며, 이는 해당 소자들이 **우수한 안정성과 방사선 내성(radiation tolerance)**을 지님을 보여준다.

유효 경계 트랩 밀도 및 에너지 분포 Dt(Ef)는 1차 근사 수 변동(number fluctuation) 모델을 이용해 추정된다 [39], [41], [97], [131]:

여기서 L과 W는 각각 트랜지스터의 채널 길이와 유효 폭이다.
220개의 핀을 가진 tri-gate FinFET의 경우, W ≈ 220(FW + 2FH) 이며, 여기서 FW는 핀 폭, FH​는 핀 높이이다 [41], [120], [122–124], [131]. 또한 τ0과 τ1 은 각각 **최소 및 최대 터널링 시간(minimum and maximum tunneling times)**을 의미하며 [11], 이들의 비는 τ1⁄τ0 ≈ 10¹² 로 추정되어 기존 연구와 일치한다 [17], [39], [90], [97], [132], [133].nMOS 소자의 유효 경계 트랩 밀도는 약 ** ∼2 ×10¹² cm⁻² eV⁻¹1 에서 ∼3 ×10¹³ cm⁻² eV⁻¹ **사이로 나타났다.

 

그림 5.6에서는 식 (5.1)을 이용해 잡음의 온도 의존성과 주파수 의존성이 얼마나 상관되어 있는지를 평가하였다.
이는 Dutta–Horn 모델이 소자의 잡음 동역학(noise kinetics)을 잘 설명하는지 검증하기 위한 것이다 [38], [39], [100], [146], [147].
실험적으로 얻은 α 값과 예측된 값의 경향이 일관된다는 점은, 그림 5.5의 (상단 x축)에서식 (5.3)을 사용하여 유효 경계 트랩 밀도를 추정하는 것이 타당함을 뒷받침한다 [38], [39].

그림 5.5의 잡음 크기 대 온도 곡선에서는 약 95 K (0.25 eV), 155 K (0.40 eV), 215 K (0.55 eV) 부근에서 세 개의 뚜렷한 피크가 관찰되며, 이는 **세 가지 주요 결함(defects)**이 존재함을 의미한다.

그림 5.7은 조사 및 어닐링된 소자에 대해, **실온(295 K)**과 위의 세 피크 및 계곡(troughs) 온도에서의 **SVd의 주파수 의존성을 보여준다.
125 K, 185 K, 295 K(계곡 위치)에서는 SVd가 **약 1/f 법칙(power law)**을 따르며, 95 K, 155 K, 215 K(피크 위치)에서는 **단일 우세 결함(single dominant defect)**의 존재로 인해 1/f 법칙에서 벗어나는 거동을 보인다 [39]. 0.4 eV 결함은 **계면 근처의 수소 이동(hydrogen shuttling)**과 관련이 있는 것으로 알려져 있으며 [100], [148], 0.25 eV와 0.55 eV 부근의 활성 결함은 **HfO₂ 내의 산소 공공(O vacancies)**로 추정된다 [39], [41], [99], [149].

 

**게이트 전압 의존적 저주파 잡음 측정(gate-voltage dependent LF noise measurement)**은 유효 경계 트랩 밀도의 에너지 및 공간 분포를 얻는 데 사용될 수 있다 [17], [18], [39], [42], [150]. 초과 드레인 전압 잡음 전력 스펙트럼 밀도 SVdS_V dSV​d는 다음과 같이 표현된다 [7–9]:

여기서 K는 정규화된 잡음 세기(normalized noise magnitude)이다.결함 에너지 분포가 균일한 경우, 잡음의 전압 의존성 기울기 β는 약 2가 된다 [18], [39]. β>2이면 결함 에너지 분포가 밴드갭 중앙(midgap) 방향으로 증가함을 의미하고, β<2이면 결함 에너지 분포가 nMOS의 경우 전도대(conduction band), pMOS의 경우 가전자대(valence band) 방향으로 증가함을 의미한다 [17], [18], [39], [42], [99].

그림 5.8은 조사 및 어닐링된 소자(그림 5.5)에서, f = 10 Hz, V_gt = V_gs – V_th = 0.1~0.6 V 범위에서의 잡음 크기를
**실온 및 세 피크 온도(95 K, 155 K, 215 K)**에서 측정한 결과를 보여준다.

네 가지 경우 모두에서, V_gt 전 범위에서의 β 값은 β = 3.3 ± 0.5 범위에 속하였다.
이 값들이 2보다 훨씬 크다는 점은, 조사된 모든 온도 범위에서 유효 경계 트랩 에너지 분포가 밴드갭 중앙(midgap)으로 갈수록 증가하고, 전도대 방향으로 갈수록 감소함을 의미한다 [39], [42], [57]. 이 결과는 그림 5.5에서 온도가 증가함에 따라 잡음 세기가 감소하는 경향과도 일치한다. 온도가 높아질수록, 측정이 해당 밴드(즉, nMOS의 전도대 또는 pMOS의 가전자대)에 더 가까운 에너지 결함을 탐색하기 때문이다 [57]. 또한 그림 5.8의 점선(dashed lines)에서 볼 수 있듯이, 높거나 낮은 전압 영역에서는 β가 2에 가깝고, 중간 전압 영역에서 β가 더 높은 값을 보인다. Scofield 등은 두꺼운 SiO₂ 게이트 절연막을 가진 대형 평면 MOS 소자에서 이와 같은 전압 의존성 변화가 **개별 결함 관련 피크(individual defect-related peaks)**로 인한 것임을 보였으며, 이는 그림 5.5와 5.8의 잡음 대 온도 곡선에서도 동일하게 관찰된다 [57].

 

5.3.2 1/ f noise and border traps in irradiated pMOS FinFETs

nMOS FinFET와 유사하게, pMOS 소자 역시 TID(총 이온화 선량) 조사 전에 80°C에서 2시간 동안 V_gs = ±0.8 V로 바이어스된 후에도 우수한 안정성을 나타낸다. 이는 그림 5.9(a)에 나타나 있다. 문턱 전압(V_th)의 변화는 2 mV 이하이며, 온 상태 전류의 변화는 5% 이하이다. 그림 5.9(b)는 조사 및 “+1 V”(V_gs = +1 V, V_ds = 0 V) 바이어스 조건에서의 어닐링 동안 V_ds = -0.05 V에서의 I_dd − V_g 곡선을 보여준다. 이 pMOS 소자에서는 문턱 전압 변화가 15 mV 이하이고 최대 트랜스컨덕턴스 변화가 1% 이하로 관찰되며, 이는 그림 5.3에서의 nMOS 소자의 바이어스-온도 스트레스 및 TID 노출에 대한 반응과 유사하다.

 

그림 5.10은 pMOS 소자에 대해 바이어스-온도 스트레스 및 2 Mrad(SiO₂) TID 조사와 1시간 어닐링 전후의 f = 10 Hz 및 V_gs = 0.3 V에서의 온도에 따른 정규화된 저주파 잡음과 이에 대응하는 유효 경계 트랩 에너지 분포 Dt(Ef)를 보여준다. 바이어스 스트레스 또는 조사에 따른 특정 온도에서의 잡음 변화는 최소 수준이다. 삽입 그림은 Dutta-Horn 모델을 기반으로 계산된 잡음의 주파수 의존성과 측정값 간의 일치를 보여준다. nMOS 소자와 달리, pMOS 소자에서는 개별 결함 관련 피크가 명확히 나타나지 않는다. 이는 SiO₂/HfO₂ 게이트 유전체에서의 근접 계면 전자 및 정공 트랩의 에너지 의존성 차이에 기인한다. pMOS 소자의 유효 경계 트랩 밀도는 약 3 × 10¹² cm⁻²eV⁻¹에서 약 9 × 10¹² cm⁻²eV⁻¹ 사이이며, 이는 이전 연구 결과와 일치한다 [17].

 

그림 5.11은 그림 5.10의 조사 및 어닐링된 pMOS 소자에 대해 V_gt가 0.1 V에서 0.5 V까지 변화할 때 f = 10 Hz에서의 잡음 크기를 그림 5.8과 동일한 네 가지 온도에서 보여준다. 모든 경우에서 정공 트랩 분포는 원자가 밴드 가장자리 방향으로 증가하며 [57], [100], 이는 그림 5.8에서 중간 밴드 방향으로 강하게 증가하는 전자 트랩 분포와 대조적이다 [17], [100]. 이러한 분포는 근접 계면 SiO₂에서의 정공 트래핑에 대한 NBTI(Negative Bias Temperature Instability) 연구에서 관찰된 분포와 유사하며, 이는 Si/SiO₂ 계면 근처에서 수소와 복합화된 산소 공극이 HfO₂로 확장되는 형태로 넓고 비교적 균일한 분포를 나타낸다 [41], [139], [140], [151]. 측정 조건 하에서, 그림 5.5의 nMOS 소자와 그림 5.10의 pMOS 소자 모두 실온 근처에서의 정규화된 잡음 크기는 유사하다. 이 온도 영역에서는 개별 결함이 nMOS 잡음에 크게 기여하지 않는다.

 

5.4 Summary and Conclusions

1/f 잡음의 온도 및 게이트 전압 의존성이 상보형 벌크 실리콘 FinFET에 대해 조사되었다. 잡음의 크기 및 주파수 의존성은 바이어스-온도 스트레스나 2 Mrad(SiO₂) TID(총 이온화 선량) 노출에 의해 크게 영향을 받지 않으며, 이는 이러한 소자들의 안정성과 방사선 내성을 강조하는 결과이다.

세 개의 뚜렷한 개별 전자 트랩이 nMOS 소자의 저온 잡음에 크게 기여한다. 반면, pMOS 잡음 측정에서는 뚜렷한 결함이 확인되지 않는다. 이러한 응답의 차이는 SiO₂/HfO₂ 게이트 유전체에서의 근접 계면 전자 및 정공 트랩의 유효 에너지 분포 차이를 강하게 뒷받침하는 증거이다.

nMOS 소자의 잡음은 이러한 소자 내의 뚜렷한 개별 결함과 관련된 유효 경계 트랩 결함 에너지 분포의 비균일성에 의해 강하게 영향을 받는다. 이러한 결과는 nMOS와 pMOS 트랜지스터가 잡음 크기 및 게이트 전압 의존성에서 종종 크게 다른 이유에 대한 중요한 통찰을 제공하며, 이러한 비교 및 성능, 신뢰성, 방사선 응답에서 뚜렷한 개별 결함이 중요한 역할을 할 수 있음을 강화하는 결과이다.

 

 

CHAPTER 6

Conclusions

이 논문은 첨단 FinFET 소자에서의 방사선 영향과 저주파 잡음을 조사한 것이다. 첫 번째로 연구된 첨단 FinFET 소자는 유망한 InGaAs 채널 물질과 매우 축소된 핀 폭을 가진 소자이다. 이 소자에서는 펄스 레이저 방법을 통해 단일 사건 효과(SET, Single-Event Transient)를 연구하였다. nMOS InGaAs FinFET는 MIT에서 제작되었으며, 핀 폭은 10 nm 이하이다. 50 nm 두께의 In₀.₅₃Ga₀.₄₇As 채널층은 40 nm 두께의 InP 층과 300 nm 두께의 In₀.₅₂Al₀.₄₈As 버퍼층 위에 성장되었다. 이 FinFET는 채널이 측면 게이트에 의해 제어되는 이중 게이트 MOSFET으로 동작하며, 게이트 길이 LG = 80, 100 nm, 핀 폭 WF = 5 nm, 7 nm, 9 nm, 핀 높이 HF = 200 nm, 핀 수 NF = 34, 핀 피치 0.2 µm이다. 게이트 유전체는 단일층 Al₂O₃와 3 nm 두께의 HfO₂로 구성되며, EOT는 약 0.8 nm이다.

SET 테스트에는 비파괴적이고 접근이 용이하며 비용이 저렴한 특성을 가진 펄스 레이저 측정이 적용되었다. 1260 nm 파장(약 0.98 eV)의 레이저를 사용하여 InGaAs 채널층에서는 단일 광자 흡수(SPA)를 통해, InP 및 InAlAs 층에서는 이중 광자 흡수(TPA)를 통해 전하가 생성된다. SET의 바이어스 의존성은 소스에서 드레인 방향으로 펄스 레이저를 선형 스캔하면서 다양한 드레인 바이어스 및 게이트 바이어스를 적용하여 조사되었다. 핀 폭이 10 nm 이하인 다양한 소자에 대해 펄스 레이저 조사 실험을 수행하여 SET의 핀 폭 의존성을 넓은 핀에서 서브-10 nm 영역까지 확장하였다.

SET에 대한 3차원 TCAD 시뮬레이션은 Sentaurus TCAD의 중이온 모델을 사용하여 수행되었으며, 전하 수집 메커니즘에 대한 추가적인 이해를 제공하였다. 실험 결과에 따르면, InP 위에 형성된 서브-10 nm 핀 폭의 InGaAs FinFET에서는 핀 폭이 넓을수록 더 많은 전하와 더 높은 피크 전류가 발생하며, 이는 전하 수집에 민감한 부피가 증가하기 때문으로 보이며, 20 nm 및 30 nm 핀 폭 소자에서의 결과와 일치한다.

SET의 진폭과 수집된 전하는 Vds가 증가함에 따라 증가하며, 이는 채널을 따라 형성되는 전기장이 강화되기 때문이다. 반면, SET의 피크 드레인 전류는 게이트 전압에 따라 크게 변화하지 않으며, 이는 핀이 얇고 완전히 고갈되어 있으며, 측면 게이트가 핀 아래 채널 물질에 미치는 영향이 제한적이기 때문이다. 평면형 III-V MOSFET의 응답과 유사하게, SET의 꼬리 전류는 게이트 전압이 증가함에 따라 증가한다. 전하 수집은 레이저 스폿이 채널 영역을 덮을 때 소스-드레인 사이의 션트 효과와 채널 아래에 정공이 축적되면서 발생하는 기생 바이폴라 효과에 의해 강하게 영향을 받는다. TCAD 시뮬레이션은 핀 폭에 따른 소스-채널 장벽 저하를 통해 기생 바이폴라 효과의 의존성을 보여준다.

두 번째로 연구된 첨단 FinFET는 활성 영역 근처에 TSV(실리콘 관통 비아)를 포함하고 있으며, 핀 폭이 매우 축소된 벌크 Si FinFET이다. 이 소자는 imec에서 제작되었으며, 게이트 길이 LG = 1 µm, 핀 폭 WF = 7 nm, 핀 높이 HF = 200 nm, 핀 수 NF = 220이다. TSV는 채널에서 약 1 µm 떨어진 위치에 통합되었으며, 직경은 1 µm, 깊이는 5 µm이다.

이 소자에서는 SiO₂/HfO₂ 게이트 유전체를 가진 nMOS 및 pMOS FinFET에 대해 실온에서의 총 이온화 선량(TID) 효과와 저주파 잡음을 평가하였다. TSV가 통합된 소자와 그렇지 않은 소자를 비교한 결과, 문턱 전압 변화는 25 mV 이하이며, 최대 트랜스컨덕턴스 변화는 2 Mrad(SiO₂)까지 1% 이하로 나타났다. TSV 통합은 문턱 전압 변화, 서브스레숄드 스윙 열화, ION/IOFF 비율에 거의 영향을 미치지 않는다. 각 소자 유형에 대해 TID 조사 전후로 유사한 저주파 잡음 크기 및 주파수 의존성이 관찰되었다.

nMOS 소자에서 잡음을 유발하는 근접 계면 전자 트랩의 유효 밀도는 표면 전위가 밴드 중간으로 이동함에 따라 증가하며, pMOS 소자에서 잡음을 유발하는 정공 트랩의 유효 밀도는 표면 전위가 원자가 밴드 가장자리로 이동함에 따라 증가한다.

nMOS와 pMOS 소자에서의 경계 트랩 에너지 분포 경향의 차이는 계면 근처 결함에 대한 보다 상세한 조사를 유도하였다. SiO₂/HfO₂ 게이트 유전체를 가진 이들 벌크 Si FinFET에 대해 80 K에서 320 K까지의 온도에서 저주파 잡음의 온도 의존성이 조사되었다. nMOSFET의 1/f 잡음은 일반적으로 온도가 증가함에 따라 감소하며, 세 개의 뚜렷한 개별 결함 관련 피크가 탐지되었다. 이러한 잡음 크기의 온도 의존성 피크는 계면 근처의 수소 셔틀링 또는 HfO₂ 내의 산소 공극에 기인한 것으로 보인다. 반면, pMOSFET의 1/f 잡음은 온도가 증가함에 따라 일반적으로 증가하며, 잡음 크기의 온도 의존성에서 뚜렷한 피크는 나타나지 않는다.

두 소자 유형 모두에 대해 다양한 온도에서의 게이트 전압 의존성이 평가되었으며, 이는 잡음의 온도 의존성에 대한 Dutta-Horn 분석에서 유추된 경계 트랩 밀도 경향과 정성적으로 일치하는 결과이다.

 

 

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